First-In-First-Out (FIFO) mit Verilog

Question

Hallo, ich brauche wirklich Hilfe beim Cuz, dass es mich treibt, dass ich verrückt bin.Obwohl ich keine Fehler bekomme, wenn ich die binäre Datei generiere und das FPGA programmieren !!

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generasacodicetagpre.

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generasacodicetagpre.

Answer 1

okay, ich habe dies auf einem DE0-Nano-Board ausprobiert, der einen Altera-Cyclone-IV-Teil verwendet und es zur Arbeit bringen konnte, sodass Ihre Logik gut ist. Die einzige Sache, die ich hinzugefügt habe, ist ein Kantenerfassungskennzeichen für die RD- und WR-Signale.

Mit Ihrem aktuellen Code (und meinem Vorstand), wenn Sie einen Switch drücken, bekam ich viele zusammenhängende Reads oder schreibt. So würde eine einzelne Presse des WR-Schalters das FIFO füllen, und eine einzelne Presse des Leseschalters würde das FIFO leeren.

Ich habe Ihr RD-Eingangssignal in RD_IN und das WR-Signal umbenannt, um den folgenden Code hinzuzufügen:

generasacodicetagpre.

Das gibt Ihnen einen einzelnen RD / WR-Impuls, wenn eine ansteigende Flanke der RD_IN- oder WR_IN-Signale erfasst wird.

Stellen Sie sicher, dass Ihre Schaltersignale niedrig sind, wenn der Schalter nicht niedergedrückt ist, da Sie angenommen werden. Auf meinem Board sind die Schalteingänge immer hoch (Pull-Up-Widerstände) und gehen nur dann niedrig, wenn der Schalter niedergedrückt ist. Da eine Presse des Schalters eine logische geringe Bedingung erzeugt, musste ich die RD / WR-Signale invertieren, um sie dazu zu bringen, sie korrekt mit Ihrem Code zu arbeiten.

hoffe das hilft!