First-in-First-out (FIFO) usando Verilog
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21-12-2019 - |
Domanda
ciao ho davvero bisogno di aiuto con questo perchè mi sta guidando pazzo, sto usando Spartan 3e e sotto è il file .v per FIFO e dopo questo file .UCF ... mi chiedo solo perché non posso scrivere / leggere anche la memoriaAnche se non ottengo errori quando generò il file binario e programma il FPGA !!
.
module fifo (
input [3:0] data_in,
input clk, rst, rd, wr,
output empty, full,
output reg [3:0] fifo_cnt,
output reg [3:0] data_out
);
reg [3:0] fifo_ram[0:7];
reg [2:0] rd_ptr, wr_ptr;
assign empty = (fifo_cnt==0);
assign full = (fifo_cnt==8);
always @( posedge clk )
begin: write
if(wr && !full) fifo_ram[wr_ptr] <= data_in;
else if(wr && rd) fifo_ram[wr_ptr] <= data_in;
end
always @( posedge clk )
begin: read
if(rd && !empty)
data_out <= fifo_ram[rd_ptr];
else if(rd && wr && empty)
data_out <= fifo_ram[rd_ptr];
end
always @( posedge clk )
begin: pointer
if( rst )
begin
wr_ptr <= 0;
rd_ptr <= 0;
end
else
begin
wr_ptr <= ((wr && !full)||(wr && rd)) ? wr_ptr+1 : wr_ptr;
rd_ptr <= ((rd && !empty)||(wr && rd)) ? rd_ptr+1 : rd_ptr;
end
end
always @( posedge clk )
begin: count
if( rst )
fifo_cnt <= 0;
else
begin
case ({wr,rd})
2'b00 : fifo_cnt <= fifo_cnt;
2'b01 : fifo_cnt <= (fifo_cnt==0) ? 0 : fifo_cnt-1;
2'b10 : fifo_cnt <= (fifo_cnt==8) ? 8 : fifo_cnt+1;
2'b11 : fifo_cnt <= fifo_cnt;
default: fifo_cnt <= fifo_cnt;
endcase
end
end
endmodule
.
.
# ==== Clock Source ====
NET "clk" LOC = "C9" | IOSTANDARD = LVCMOS33;
NET "clk" PERIOD = 5ns HIGH 40%;
NET "rst" LOC "D18" | IOSTANDARD = LVTTL | PULLDOWN ;
NET "wr" LOC "H13" | IOSTANDARD = LVTTL | PULLDOWN ;
NET "rd" LOC "K17" | IOSTANDARD = LVTTL | PULLDOWN ;
# ==== Slide Switches (SW) ====
NET "data_in<0>" LOC = "L13" | IOSTANDARD = LVTTL | PULLUP ; #// SW1
NET "data_in<1>" LOC = "L14" | IOSTANDARD = LVTTL | PULLUP ; #// SW2
NET "data_in<2>" LOC = "H18" | IOSTANDARD = LVTTL | PULLUP ; #// SW3
NET "data_in<3>" LOC = "N17" | IOSTANDARD = LVTTL | PULLUP ; #// SW4
# ==== Discrete LEDs (LED) ====
NET "data_out<3>" LOC = "F11" | IOSTANDARD = LVTTL | SLEW = SLOW | DRIVE = 8 ;
NET "data_out<2>" LOC = "E11" | IOSTANDARD = LVTTL | SLEW = SLOW | DRIVE = 8 ;
NET "data_out<1>" LOC = "E12" | IOSTANDARD = LVTTL | SLEW = SLOW | DRIVE = 8 ;
NET "data_out<0>" LOC = "F12" | IOSTANDARD = LVTTL | SLEW = SLOW | DRIVE = 8 ;
NET "empty" LOC "E9" | IOSTANDARD = LVTTL | SLEW = SLOW | DRIVE = 8 ;
NET "full" LOC "F9" | IOSTANDARD = LVTTL | SLEW = SLOW | DRIVE = 8 ;
. Soluzione
Okay, ho provato questo su un bordo de0-nano che usa una parte del ciclone altera e è stata in grado di farlo funzionare, quindi la tua logica è buona. L'unica cosa che ho aggiunto è un rilevamento del bordo per i segnali RD e WR.
Con il tuo codice corrente (e mia scheda) Quando si deprime un interruttore ho ricevuto molte letture o scritture contigue. Quindi una singola pressione dell'interruttore WR riempirebbe il FIFO e una singola pressione dell'interruttore di lettura vuole svuotare il FIFO.
Ho rinominato il segnale di ingresso RD su RD_in e il segnale WR a WR_IN e ha aggiunto il seguente codice:
always @( posedge clk )
begin: edge_detect
rd_in_d <= rd_in;
wr_in_d <= wr_in;
rd = (rd_in && !rd_in_d);
wr = (wr_in && !wr_in_d);
end
.
che ti fornirà un singolo impulso RD / WR solo quando viene rilevato un bordo crescente dei segnali RD_IN o WR_IN.
Assicurarsi che i segnali di interruttore siano bassi quando l'interruttore non è premuto come sembra che stia assumendo. Sulla mia scheda gli ingressi dell'interruttore sono sempre alti (resistori di pull-up) e vanno in basso quando l'interruttore è premuto. Poiché la pressione dell'interruttore crea una condizione bassa logica ho dovuto invertire i segnali RD / WR per farli funzionare correttamente con il tuo codice.
Spero che questo aiuti!