Flip-flop disparado na borda de dois sinais
Pergunta
Eu preciso de um flip flop que reage nas bordas de dois sinais diferentes. Algo parecido com isto:
if(rising_edge(sig1)) then
bit <= '0';
elsif(rising_edge(sig2)) then
bit <= '1';
end if;
Será que tal um flip flop, existem ou existe alguma outra técnica que eu poderia usar? Eu preciso disso para ser synthesizable em um Xilinx Virtex-5 FPGA. Graças
Solução
O que eu normalmente faria neste caso é manter uma versão retardada de ambos os sinais de controle e gerar um relógio de um pulso de largura na borda de subida de cada sinal. Eu, em seguida, usar esses pulsos para conduzir uma pequena FSM para gerar o sinal 'pouco'. Aqui estão algumas VHDL abaixo.
-- -*-vhdl-*-
-- Finding edges of control signals and using the
-- edges to control the state of an output variable
--
library ieee;
use ieee.std_logic_1164.all;
entity stackoverflow_edges is
port ( clk : in std_ulogic;
rst : in std_ulogic;
sig1 : in std_ulogic;
sig2 : in std_ulogic;
bito : out std_ulogic );
end entity stackoverflow_edges;
architecture rtl of stackoverflow_edges is
signal sig1_d1 , sig2_d1 : std_ulogic;
signal sig1_rise, sig2_rise : std_ulogic;
begin
-- Flops to store a delayed version of the control signals
-- If the contorl signals are not synchronous with clk,
-- consider using a bank of 2 delays and using those outputs
-- to generate the edge flags
delay_regs: process ( clk ) is
begin
if rising_edge(clk) then
if rst = '1' then
sig1_d1 <= '0';
sig2_d1 <= '0';
else
sig1_d1 <= sig1;
sig2_d1 <= sig2;
end if;
end if;
end process delay_regs;
-- Edge flags
edge_flags: process (sig1, sig1_d1, sig2, sig2_d1) is
begin
sig1_rise <= sig1 and not sig1_d1;
sig2_rise <= sig2 and not sig2_d1;
end process edge_flags;
-- Output control bit
output_ctrl: process (clk) is
begin
if rst = '1' then
bito <= '0';
elsif sig1_rise = '1' then
bito <= '1';
elsif sig2_rise = '1' then
bito <= '0';
end if;
end process output_ctrl;
end rtl;
Eu sou muito mais confortável em Verilog, então verifique esta VHDL (quaisquer comentários apreciado).
formas de onda http://img33.imageshack.us/img33/893/stackoverflowvhdlq. png
Este código assume que o relógio é rápido o suficiente para capturar todos os impulsos do sinal de controlo. Se os sinais de controle não são sincronizados com o relógio, eu manter um mais versão atrasada do sinal de controle atraso (por exemplo sig_d2
), em seguida, fazer as bandeiras de sig_d1
e sig_d2
.