سؤال
وكيف لسلسلة بت في VHDL؟ أحاول استخدام التعليمات البرمجية التالية:
وحالة B0 و B1 و B2 و B3 هو ...
وويلقي خطأ
والشكر
المحلول
يسمح
والمشغل سلسلة '&' على الجانب الأيمن من عامل التعيين إشارة '<='، فقط
نصائح أخرى
وهنا مثال على مشغل سلسلة:
architecture EXAMPLE of CONCATENATION is
signal Z_BUS : bit_vector (3 downto 0);
signal A_BIT, B_BIT, C_BIT, D_BIT : bit;
begin
Z_BUS <= A_BIT & B_BIT & C_BIT & D_BIT;
end EXAMPLE;
لا يسمح لك باستخدام مشغل سلسلة مع بيان حالة. أحد الحلول الممكنة هو استخدام متغير في إطار عملية:
process(b0,b1,b2,b3)
variable bcat : std_logic_vector(0 to 3);
begin
bcat := b0 & b1 & b2 & b3;
case bcat is
when "0000" => x <= 1;
when others => x <= 2;
end case;
end process;
لا تنتمي إلى StackOverflow