شكلي المعالج تنفيذها على FPGA المجلس

Question

عن جامعة منتصف مدة المشروع علي تصميم شكلي المعالج ، إلى كتابة التعليمات البرمجية في VHDL ثم تلخيص ذلك في المختلف 3E FPGA المجلس من Digilent.أنا مبتدئ لذا يمكن أن تشير إلى بعض المعلومات عن شكلي المعالجات إلى بعض الأفكار المتعلقة المفهوم ؟

Answer 1

يمكنك التحقق من بلدي إجابة لسؤال ذي صلة.لقد فعلنا نفس الشيء تقريبًا، حيث قمنا ببناء وحدة المعالجة المركزية في VHDL للوحة FPGA.

Answer 2

هذا مجرد نموذج بالحجم الطبيعي لذا يرجى أن يكون على علم سوف تنظيفه

جلب instruct1,
جلب instruct2, جلب datas1
جلب instruct3, جلب datas2, عملية datas1
جلب instruct4, جلب datas3, عملية datas2, store1 datas1
جلب instruct5, جلب datas4, عملية datas3, store2 datas1
جلب instruct6, جلب datas5, عملية datas4, store3 datas1
جلب instruct7, جلب datas6, عملية datas5, store4 datas1
جلب instruct8, جلب datas7, عملية datas6, store5 datas1

أساسا هذه هي المكونات الرئيسية للمعالج الجزء 1 ألو:وحدة الحساب والمنطق (هذا هو المكان draeing من شأنه أن تأتي في متناول اليدين) وهو الو 2 منافذ الإدخال و الإخراج المنفذ.2 منافذ الإدخال الحصول على تشغيلها على والنتيجة outputed.أن تعرف أي تعليمات اتحاد المحامين العرب قد لإنجاز هناك منفذ التحكم.أساسا هذا هو اسم الأمر.حتى إذا كان منفذ التحكم قد 4bits هناك 16 الممكن التعليمات.

الجزء 2 سجل الوحدة:هذا هو مجموعة من خلايا الذاكرة (ذاكرة التخزين المؤقت).محتويات هذه الذاكرة غالبا ما يتم تحويلها إلى ALU هو منافذ الإدخال.

Part3 وحدة التحكم:هذا هو نوع من مثل أوركسترا سيد من وحدة المعالجة المركزية.وظيفتها هي 1send البيانات إلى ALU الإدخال 2Readwhich التعليمات يجب أن يحدث في تعليمات تسجيل إرسال تلك الرموز الو السيطرة على المنافذ

واجهة.هذا هو كيف يمكن الوصول العشوائي وغيرها من الأجهزة الطرفية التواصل مع وحدة المعالجة المركزية

في كل مرة intruction النواتج لذلك يجب أن يتم تخزينها.ويمكن تخزينها في ذاكرة الوصول العشوائي لذلك ram الكتابة يجب أن تكون على استعداد مرة واحدة والنتيجة هي مستعدة لذلك.في نفس الوقت, RAM قراءة التعليمة التالية مدخلات يمكن أن يحدث.و أيضا في نفس الوقت, المقبل يمكن أن يكون التدريس المنال من ذاكرة الوصول العشوائي.

توليد 1 التعليمات وعادة ما يتطلب أكثر من 1 ساعة دورة.تجهيز في struction هو analogeous إلى الإنتاج الصناعي.لذا سلسلة العمل.

VLIW البرمجة نكتب هو الخطية ، وهذا يعني تعليمات تحدث واحدة بعد أخرى.ولكن وحدات المعالجة المركزية اليوم (وليس السلاح على الرغم من) متعددة الو حتى تعليمات متعددة تتم في نفس الوقت.

لذا عليك تجهيز وحدات عمل سلسلة تعليمات متعددة في نفس الوقت (أنابيب) و لديك الكثير من تلك الوحدات (superscalar)

ومن ثم يصبح السؤال ما يمكن القيام به تايلور وحدة المعالجة المركزية الخاصة بك العمارة.

Answer 3

لقد قمت بمشروع مماثل، حيث قمت بتنفيذ معالج بخط أنابيب من 5 مراحل في VHDL.

أول الأشياء أولاً، عليك أن تفهم بنية كيفية عمل المعالجات.بدون فهم ما يفعله كل مقطع ونوع إشارات التحكم التي تحتاجها، لن يكون لديك أي أمل في كتابة واحدة فعليًا بتنسيق VHDL.

ثانيًا، ابدأ في رسم مخططات لكيفية تدفق التعليمات والبيانات عبر المعالج الخاص بك (أي المعالج).خلال كل مرحلة).وكيف يتم ربط كل مرحلة ببعضها البعض؟أين تذهب إشارات التحكم؟من أين تأتي مدخلاتي وأين تذهب مخرجاتي؟

بمجرد حصولك على رسم تخطيطي متين، يجب أن يكون التنفيذ الفعلي في VHDL واضحًا نسبيًا.يمكنك استخدام النمذجة السلوكية لـ VHDL لشرح ما تراه في الرسم البياني بالضبط.