علامة vhdl - هذه الصفحة 142 - GeneraCodice

لماذا لا يمكنني زيادة هذا `std_logic_vector`

https://www.generacodice.com/ar/articolo/174401/لماذا-لا-يمكنني-زيادة-هذا-std-logic-vector

vhdl

كيف يمكنك تنفيذ هذا المنطق الرقمي في Verilog أو VHDL؟

https://www.generacodice.com/ar/articolo/157727/كيف-يمكنك-تنفيذ-هذا-المنطق-الرقمي-في-verilog-أو-vhdl

hardware - logic - verilog - vhdl

إيجاد المقبل في ذهاب وإياب جدولة فشيئا twiddling

https://www.generacodice.com/ar/articolo/154362/إيجاد-المقبل-في-ذهاب-وإياب-جدولة-فشيئا-twiddling

algorithm - bit-manipulation - verilog - vhdl

VHDL - مشكلة مع std_logic_vector

https://www.generacodice.com/ar/articolo/135767/vhdl-مشكلة-مع-std-logic-vector

vhdl

ما هي أفضل الممارسات الأجهزة وصف لغات (Verilog, VHDL.... الخ) [مغلقة]

https://www.generacodice.com/ar/articolo/129088/ما-هي-أفضل-الممارسات-الأجهزة-وصف-لغات-verilog-vhdl-الخ-مغلقة

verilog - vhdl - hdl

كيف يمكنني إضافة هذه STD_LOGIC_VECTORs عن واجباتي المنزلية؟ [مغلق]

https://www.generacodice.com/ar/articolo/113336/كيف-يمكنني-إضافة-هذه-std-logic-vectors-عن-واجباتي-المنزلية-مغلق

vhdl

VHDL مشكلة تعيين منفذ

https://www.generacodice.com/ar/articolo/112786/vhdl-مشكلة-تعيين-منفذ

port - circuit - vhdl

تجارب مع التطوير القائم على الاختبار (TDD) لتصميم المنطق (الرقاقة) في Verilog أو VHDL

https://www.generacodice.com/ar/articolo/90215/تجارب-مع-التطوير-القائم-على-الاختبار-tdd-لتصميم-المنطق-الرقاقة-في-verilog-أو-vhdl

tdd - verilog - simulation - vhdl - fpga

مايكرو تحكم 8051: كيفية الحصول على عناوين المدخلات لتعليمات JB & CJNE؟

https://www.generacodice.com/ar/articolo/89190/مايكرو-تحكم-8051-كيفية-الحصول-على-عناوين-المدخلات-لتعليمات-jb-cjne

assembly - embedded - microcontroller - vhdl - 8051

كيفية توليد إشارة مسلسل من سلسلة؟

https://www.generacodice.com/ar/articolo/76113/كيفية-توليد-إشارة-مسلسل-من-سلسلة

string - binary - signals - vhdl

العثور على نتائج: 1431