vhdl convertir subtipo tipo de activo hdl
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21-12-2019 - |
Pregunta
Tengo un pakcgae en la que me declaro un montón de subtipos y tipos.En Activo HDL, no parece ser un problema cuando intento hacer un port de un subtipo, así que me pregunto si hay una manera de convertir a los tipos de cambio.El siguiente sería un subtipo me gustaría convertir:
subtipo word_t es std_logic_vector(15 downto 0);-- Palabra (definición)
Es esto posible sin la creación de un tipo que es un registro, o una matriz?gracias
Solución
Creo que no es posible crear directamente un type
basado en otro subtype
, pero sin el subtype
se puede hacer como:
type word_t is array (15 downto 0) of std_logic;
Sin embargo, la creación de un nuevo type
para el puerto va a hacer uso de el puerto engorroso, debido a que el tipo duro de la naturaleza de VHDL.
Una alternativa de trabajo todo se puede hacer un subtype
con la gama de word_t
, como:
subtype word_range_t is natural range 15 downto 0;
y, a continuación, utilizar ese subtype
con std_logic_vector
en el port
la declaración, como:
... std_logic_vector(word_range_t);
El puerto es entonces sigue siendo compatible con std_logic_vector
, y el tamaño de la palabra es entonces todavía fácilmente mantenible.