VHDLはサブタイプをアクティブHDLのタイプに変換します

Question

私はPAKCGAEを持っていますが、サブタイプとタイプの束を宣言しています。アクティブなHDLでは、サブタイプからポートを出すようにしているときはいつでも問題があるようですので、代わりにそれらを型に変換する方法があるかどうか疑問に思います。以下は、変換したいサブタイプです。

サブタイプWord_tはstd_logic_vector（15 downto 0）です。 - 単語（定義）

レコードである型や配列を作成するだけで、これは可能ですか？ ありがとう

Answer 1

他のtypeに基づいてsubtypeを直接作成できますが、subtypeが表示されずに：

type word_t is array (15 downto 0) of std_logic;

.

しかし、ポートの新しいtypeを作成すると、VHDLのハードタイプの性質のため、煩わしいポートを使用します。

代替のワーク周囲は、subtypeの範囲でword_tを作ることができます。

subtype word_range_t is natural range 15 downto 0;

.

とsubtype宣言でstd_logic_vectorを使用してそのportを使用します。

... std_logic_vector(word_range_t);

.

ポートはまだstd_logic_vectorと互換性があり、その単語のサイズはまだ容易に保守可能です。