Comment générer du code VHDL à partir d'un schéma dans Xilinx

Question

Je me demandais si il est possible de générer du code VHDL à partir d'un schéma de Xilinx.Je sais que l'inverse est réalisable.Je veux que cela soit fait parce que je suis curieux de savoir comment le code sera comme après avoir terminé la date de données d'un MIPS R2000 et également de manière simple de modifier de gros schémas en modifiant les lignes clés du code.J'ai utilisé à la fois des schémas et de la VHDL, mais j'aime voir l'ensemble de la date de données écrite dans un VHDL.J'utilise xilinx 12.3.Merci!

Answer 1

L'option est dans le menu de conception -> Sélectionnez un fichier .sch dans la fenêtre de mise en œuvre, puis sur le modèle "Afficher le modèle fonctionnel HDL".Cela générera le code VHDL pour le schéma sélectionné.: o

Answer 2

Vous pouvez convertir votre conception schématique dans le modèle HDL.En dessous de la mise en œuvre sous la conception, Utilitaires Appuyez sur pour cliquer sur Afficher le modèle fonctionnel HDL qui crée le fichier HDL du schéma qui est .vhf pour VHDL et .vf pour le Verilog change ce fichier dans le fichier VHDL et .vVerilog Après, vous pouvez facilement ajouter cette conception dans vos projets Vivado

Answer 3

Si vous utilisez Vivado 2018.2, vous pouvez utiliser Write_VHDL dans la console TCL suivi du nom du fichier sur lequel vous souhaitez écrire le VHDL.

Par exemple, write_vhdl lecteur_letter: \ file_location \ schematic_to_vhdl.vhd