Comment une variable affichée dans une visionneuse de RTL en Quartus?

Question

Comment est une variable représentée dans une visionneuse de RTL en Quartus. Je spectateur ouvert RTL et il ne montre aucun registre pour une variable.

Par exemple:

variable op_code   : std_logic_vector(7 downto 0);

Y at-il une raison pour laquelle spectateur RTL ne sera pas affiché op_code dans la visionneuse RTL? J'utilise VHDL.

Edit:

op_code(7 downto 0) <=instr_reg(31 downto 24);

if ( op_code = ADD or op_code = MYSUB) then <br>
    C_addr <= instr_reg(14 downto 10); <br>
end if;             

CASE op_code(7 downto 0) IS
    --some case statments
END CASE;

Answer 1

a-t-il été optimisé loin? si les éléments de opcode sont utilisés pour d'autres choses, ils ont été intégrés dans d'autres logiques et non visibles dans leur propre droit plus.

Une autre pensée - si vous ne l'avez pas décrit le comportement d'un registre (qui, pour une variable se résume généralement à lire avant d'écrire dans un processus cadencé), aucun registre sera créé. Ce sera juste la logique combinatoire dans le processus, et très probablement être combiné avec d'autres choses. Peut-être que vous pouvez publier votre processus (ou un peu plus de celui-ci) -. Nous pourrions être en mesure d'aider plus de cette façon