Verilogでconstの使用方法
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27-10-2019 - |
質問
使用する代わりに
module ... ( .. ) ;
#15
endmodule
使いたいです
module ... ( ... ) ;
// GateDelay is a const, like in c language const int GateDelay = 15 ;
# GateDelay
endmodule
または同じこと
module ... ( ... ) ;
// assume Wordsize is defined at " define Wordsize 15 "
reg [ Wordsize -1 : 0 ] mem ;
endmodule
Verilogでそれを希望することはできますか?
解決
いくつかのオプションがあります:
- とのマクロ
`define
s parameter
slocalparam
s
これらすべての小さな例があります。
`define CONSTANT_MACRO 1 /* important: no ';' here */
module mymodule
#( parameter WIDTH = 5 )
(
input wire [WIDTH-1:0] in_a,
output wire [WIDTH-1:0] out_a
);
localparam CONSTANT_LOCAL = 2;
assign out_a = in_a + `CONSTANT_MACRO - CONSTANT_LOCAL;
endmodule
他のヒント
リストした場合には、パラメーターをお勧めします。
Cコンパイラディレクティブと同様に、「定義はコンピレーションのグローバルです。コードがコードで使用される場合は、制御しない場合は、ここで注意する必要があります。
パラメーターは常にモジュールの範囲にローカルであるため、異なる設計要素のパラメーターは同じように競合しません。彼らはまた、彼らが一過程でオーバーライドできるという利点を持っています。
module #(parameter DATA_WIDTH = 1) busSlave(
input [DATA_WIDTH-1:0] bus_data,
input bus_wr,
...
);
endmodule
module top;
//DATA_WIDTH is 32 in this instance
busSlave #(.DATA_WIDTH(32)) slave32(
.bus_data(data_0),
.bus_wr(wr_0),
...
);
//DATA_WIDTH is 64 in this instance
busSlave #(.DATA_WIDTH(64)) slave64(
.bus_data(data_1),
.bus_wr(wr_1),
...
);
endmodule
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