이 디지털 로직 시스템에서 특별한 경우를 어떻게 처리하시겠습니까?

StackOverflow https://stackoverflow.com/questions/486473

문제

나는 이 디지털 논리 다이어그램을 게시했습니다. 답변 에게 또 다른 stackoverflow 질문.Verilog 또는 VHDL로 코딩되어 결국 FPGA로 구현되는 논리 시스템을 설명합니다.

대체 텍스트 http://img145.imageshack.us/img145/5125/bitshifterlogicdiagramkn7.jpg

다이어그램에서 번호가 매겨진 상자는 필드의 비트를 나타냅니다.각 필드에는 케이 비트, 그리고 비트 현재의 그리고 마스크 컴퓨터 시스템(래치 레지스터 또는 이에 상응하는 장치 사용)에 의해 제공됩니다.비트는 다음 동일한 컴퓨터 시스템으로 다시 읽혀집니다.

내가 게시한 솔루션은 마스크 필드에 정확히 1비트가 설정되어 있습니다. 현재의 비트 필드.아이디어는 다음 비트 필드는 현재의 컴퓨터 시스템이 일부 작업(원래 질문에서는 스케줄링 작업)을 수행한 후의 비트 필드입니다.

그래서 제 질문은 이렇습니다.이 시스템을 어떻게 수정하여 특수한 경우를 적절하게 처리할 수 있습니까? 현재의 비트 필드가 모두 0입니까(비트가 설정되지 않음)? 현재로서는 모든 비트가 들어 있으면 현재의 0이면 출력도 0이 됩니다. 마스크 으로 설정되어 있습니다.

이상적으로는 현재의 모두 0이고, 가장 낮은 세트 비트입니다. 마스크 에 설정해야합니다 다음.또한 시스템은 기하급수적으로 더 많은 논리 게이트를 추가하지 않고도 원하는 수의 비트(K)로 확장 가능한 상태를 유지해야 합니다.원래 질문의 취지는 비트 수에 관계없이 구현하기 쉬운 솔루션을 찾는 것이었습니다.

또한보십시오: 이 stackoverflow 질문

도움이 되었습니까?

해결책

저는 FPGA 사용자에게 진입 시 비트 중 하나가 1로 설정되어 있어야 한다고 말하고 싶습니다.

그러나 이것이 선호하는 솔루션이 아니라면 처음에 모든 전류 입력을 큰 NOR 게이트에 미리 공급하여 모든 입력이 거짓인 경우에만 출력이 참이 되도록 하는 아이디어에 무슨 문제가 있습니까?Current[1]이 AND 게이트에 들어가기 전에 NOR 게이트의 출력과 OR되는 것을 제외하고 모든 Current 라인은 AND 게이트까지 계속됩니다.

이렇게 하면 모든 전류가 거짓인 경우 AND 게이트에 들어가면 Current[1]이 참이 됩니다.

나는 부울 대수학을 이해하지만 원시 하드웨어로 작업한 적이 없다는 점을 명심하십시오. 올바른 타이밍을 보장하려면 모든 입력 신호를 AND 게이트로 버퍼링해야 할 것 같지만 그보다 더 잘 알 것이라고 생각합니다. 나.

SO가 해당 코드/사전 블록을 수정하는 경우를 대비해 다음 다이어그램이 남아 있습니다. 최신 SO 업데이트가 해당 블록을 채운 것 같습니다(고정 너비 글꼴이 아닌 비례적으로 유지).어쨌든 eJames의 그래픽 다이어그램이 더 좋습니다.

내 다이어그램은 다음과 같습니다. 귀하의 다이어그램보다 약간 덜 우아합니다. :-):

               +-------------------+
               |                   |
               |     +----         |
Current[1]-----+------\   \        |
                       |NOR|o--+   |
Current[2-k]---+------/   /    |   |
               |     +----     |   |
               |              +\   /+
               |              | \_/ |
             +---+            |  OR |
              \ /Buffer        \   /
               +                ---
               |                 |
             +---+             +---+
             |2-k|             | 1 |    <- These signals feed 
             +---+             +---+       into your AND gates.

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