从Verilog到VHDL

Question

下面的代码从Xilinx应用程序注释中实现了Verilog中的Delta-Sigma DAC，我想编写等效的VHDL代码。我对Verilog一无所知，我在VHDL的初学者，因此我必须做出很多猜测，可能是初学者错误（下面代码）。我不确定翻译是否正确，有人可以帮忙吗？

原始Verilog

`timescale 100 ps / 10 ps
`define MSBI 7

module dac(DACout, DACin, Clk, Reset);
output DACout;
reg DACout;
input [`MSBI:0] DACin;
input Clk;
input Reset;

reg [`MSBI+2:0] DeltaAdder;
reg [`MSBI+2:0] SigmaAdder;
reg [`MSBI+2:0] SigmaLatch;
reg [`MSBI+2:0] DeltaB;

always @(SigmaLatch) DeltaB = {SigmaLatch[`MSBI+2], SigmaLatch[`MSBI+2]} << (`MSBI+1);
always @(DACin or DeltaB) DeltaAdder = DACin + DeltaB;
always @(DeltaAdder or SigmaLatch) SigmaAdder = DeltaAdder + SigmaLatch;
always @(posedge Clk or posedge Reset)
begin
    if(Reset)
    begin
        SigmaLatch <= #1 1'bl << (`MSBI+1);
        DACout <= #1 1'b0;
    end
    else
    begin
        SigmaLatch <== #1 SigmaAdder;
        DACout <= #1 SigmaLatch[`MSBI+2];
    end
end
endmodule

我在VHDL中的尝试：

entity audio is
    generic(
        width  : integer := 8
    );
    port(
        reset  : in    std_logic;
        clock  : in    std_logic;
        dacin  : in    std_logic_vector(width-1 downto 0);
        dacout : out   std_logic
    );
end entity;

architecture behavioral of audio is
    signal deltaadder    : std_logic_vector(width+2 downto 0);
    signal sigmaadder    : std_logic_vector(width+2 downto 0);
    signal sigmalatch    : std_logic_vector(width+2 downto 0);
    signal deltafeedback : std_logic_vector(width+2 downto 0);
begin
    deltafeedback <= (sigmalatch(width+2), sigmalatch(width+2), others => '0');
    deltaadder <= dacin + deltafeedback;
    sigmaadder <= deltaadder + sigmalatch;

    process(clock, reset)
    begin
        if (reset = '1') then
            sigmalatch <= ('1', others => '0');
            dacout <= '0';
        elsif rising_edge(clock) then
            sigmalatch <= sigmaadder;
            dacout <= sigmalatch(width+2);
        end if;
    end process;
end architecture;

Answer 1

看起来您正在使用ieee.std_logic_unsigned（或_arith）或两者兼而有之。

请不要那样做. 。利用 ieee.numeric_std.all 反而。

我的Verilog相当不存在，所以我忘记了Verilog是否默认为签名或未签名的算术...但是无论是哪个 signed 或者 unsigned 匹配的类型。

您的重置条款可能想阅读类似的内容：

sigmalatch <= (width+1 => '1', others => '0');

而且DeltaFeedBack更新类似：

deltafeedback(width+2 downto width+1) <= sigmalatch(width+2) & sigmalatch(width+2);
deltafeedback(width downto 0) <= (others => '0');

最后，为了匹配Verilog，我想您 width 通用应称为 MSBI 并设置为7（或更改您的所有 width+2S到 width+1S与您的意图相匹配 width 通用的）

Answer 2

如果您只是对VHDL中的Delta-Sigma DAC感兴趣，则可以查看我的实现 Alt.Sources （请选择“原始消息”，保存到文件并在其上运行“ unshar”以获取来源）。

Wojtek