Delta-Sigma DAC da Verilog VHDL

Question

Il codice di seguito implementa un DAC Delta-Sigma in Verilog, da una nota di applicazione Xilinx e voglio scrivere codice VHDL equivalente. Io non so nulla di Verilog e sono principiante in VHDL così ho dovuto fare un sacco di tentativi ed errori, probabilmente per principianti (codice qui sotto). Non sono sicuro che la traduzione è corretta Qualcuno può aiutarmi per favore?

Original Verilog

`timescale 100 ps / 10 ps
`define MSBI 7

module dac(DACout, DACin, Clk, Reset);
output DACout;
reg DACout;
input [`MSBI:0] DACin;
input Clk;
input Reset;

reg [`MSBI+2:0] DeltaAdder;
reg [`MSBI+2:0] SigmaAdder;
reg [`MSBI+2:0] SigmaLatch;
reg [`MSBI+2:0] DeltaB;

always @(SigmaLatch) DeltaB = {SigmaLatch[`MSBI+2], SigmaLatch[`MSBI+2]} << (`MSBI+1);
always @(DACin or DeltaB) DeltaAdder = DACin + DeltaB;
always @(DeltaAdder or SigmaLatch) SigmaAdder = DeltaAdder + SigmaLatch;
always @(posedge Clk or posedge Reset)
begin
    if(Reset)
    begin
        SigmaLatch <= #1 1'bl << (`MSBI+1);
        DACout <= #1 1'b0;
    end
    else
    begin
        SigmaLatch <== #1 SigmaAdder;
        DACout <= #1 SigmaLatch[`MSBI+2];
    end
end
endmodule

La mia prova in VHDL:

entity audio is
    generic(
        width  : integer := 8
    );
    port(
        reset  : in    std_logic;
        clock  : in    std_logic;
        dacin  : in    std_logic_vector(width-1 downto 0);
        dacout : out   std_logic
    );
end entity;

architecture behavioral of audio is
    signal deltaadder    : std_logic_vector(width+2 downto 0);
    signal sigmaadder    : std_logic_vector(width+2 downto 0);
    signal sigmalatch    : std_logic_vector(width+2 downto 0);
    signal deltafeedback : std_logic_vector(width+2 downto 0);
begin
    deltafeedback <= (sigmalatch(width+2), sigmalatch(width+2), others => '0');
    deltaadder <= dacin + deltafeedback;
    sigmaadder <= deltaadder + sigmalatch;

    process(clock, reset)
    begin
        if (reset = '1') then
            sigmalatch <= ('1', others => '0');
            dacout <= '0';
        elsif rising_edge(clock) then
            sigmalatch <= sigmaadder;
            dacout <= sigmalatch(width+2);
        end if;
    end process;
end architecture;

Answer 1

Sembra che si sta utilizzando ieee.std_logic_unsigned (o _arith) o entrambi.

Si prega di non farlo . Usa ieee.numeric_std.all invece.

Il mio Verilog è abbastanza inesistente, quindi non ricordo se di default Verilog di firmato o non firmato aritmetica ... Ma qualunque essa sia, fare tutti i segnali numerici in tipi signed o unsigned da abbinare.

Il tuo clausola di reset probabilmente vuole leggere qualcosa del tipo:

sigmalatch <= (width+1 => '1', others => '0');

e l'aggiornamento deltafeedback è qualcosa di simile:

deltafeedback(width+2 downto width+1) <= sigmalatch(width+2) & sigmalatch(width+2);
deltafeedback(width downto 0) <= (others => '0');

Infine, per abbinare il Verilog, penso che la tua width generico dovrebbe essere chiamato MSBI e impostato su 7, (o cambiare tutte le tue width+2s a width+1s per abbinare la vostra intenzione per la width generica)

Answer 2

Se siete semplicemente interessati a Delta-Sigma DAC in VHDL, si può dare un'occhiata a mia implementazione postato su alt.sources (si prega di selezionare il "messaggio originale", salvare in un file ed eseguire "unshar" su di esso per ottenere fonti).

Wojtek