Quartus中的RTL查看器中显示的变量如何?
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29-09-2019 - |
题
如何在Quartus中的RTL查看器中描绘的变量。我打开RTL查看器,它不会显示任何变量的寄存器。
例如:
variable op_code : std_logic_vector(7 downto 0);
RTL查看器不会在RTL Viewer中显示OP_CODE的原因有什么原因?我正在使用VHDL。
编辑:
op_code(7 downto 0) <=instr_reg(31 downto 24);
if ( op_code = ADD or op_code = MYSUB) then <br>
C_addr <= instr_reg(14 downto 10); <br>
end if;
CASE op_code(7 downto 0) IS
--some case statments
END CASE;
解决方案
它已经被优化了吗?如果OpCode的元素用于其他事物,则可能已将其包含在其他逻辑中,并且不再具有自己的权利可见。
另一个想法 - 如果您还没有描述寄存器的行为(对于变量,通常归结为在时钟过程中写入它之前读取它),则不会创建寄存器。它将在该过程中是组合逻辑,并且很可能与其他事物结合使用。也许您可以发布您的整个过程(或更多过程) - 我们可能能够以这种方式提供更多帮助。
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