如何在Verilog中签名

Question

我正在Verilog中为正在为计算机体系结构创建的处理器制作一个简单的签名扩展器。

这是我到目前为止所得到的：[编辑：稍微更改了选择语句

`timescale 1ns / 1ps

module SignExtender( CLK, extend, extended );
input[7:0] extend;
input CLK;
output[15:0] extended;

reg[15:0] extended;
wire[7:0] extend;

always
begin
    while (CLK == 1)
    extended[7:0] = extend[7:0];
    extended[15:8] = {8{extend[7]}};
end
endmodule

我添加了一段时间（CLK == 1）认为可以解决我的问题，我认为这是一个无限的循环。当我尝试在ISIM中进行测试时，电路永远不会初始化。

我还尝试删除复制语法，只是进行扩展[8] =扩展[7]等。对于[8] - [15]，但是发生了相同的结果，因此我很确定最内向的语法是正确的。

这是测试文件：

`timescale 1ns / 1ps
module SignExtender_testbench0;

    // Inputs
    reg [7:0] extend;
    reg CLK;

    // Outputs
    wire [15:0] extended;

    // Instantiate the Unit Under Test (UUT)
    SignExtender uut (
        .extend(extend), 
        .extended(extended)
    );

    initial begin
        // Initialize Inputs
        extend = 0;

        #100; // Wait 100 ns for global reset to finish

        extend = -30;
        CLK = 1;
        #10;
        CLK = 0;
        if (extended == -30)
            $display("okay 1");
        else
            $display("fail 1");

        extend = 40;
        #10;
        if (extended == 40)
            $display("okay 2");
        else
            $display("fail 2");

    end

endmodule

有什么想法我如何成功地做到这一点？

Answer 1

你几乎得到了...

always @( posedge clk ) begin
    extended[15:0] <= { {8{extend[7]}}, extend[7:0] };
end

您还缺少“ 40”测试的时钟边缘。尝试一下，让我知道您的情况...

Answer 2

我们可以使用语法 $signed 签名扩展

module signextender(
  input [7:0] unextended,//the msb bit is the sign bit
  input clk,
  output reg [15:0] extended 
);

always@(posedge clk)
  begin 
    extended <= $signed(unextended);
  end
endmodule

Answer 3

顺便说一下，您的模块分配是纯组合，因此它不应包含clk，这是执行模块的另一种方法：

module sign_ext
             (
              unextend,
              extended
             );

input  [15:0] unextend;
output [31:0] extended;

assign extended = {{16{unextend[15]}}, unextend};

endmodule

//TB

module tb_sign_ext;

reg  [15:0] unex;
wire   [31:0] ext;

sign_ext TBSIGNEXT
                  (
                   .unextend(unex),
                   .extended(ext)
                  );

initial
begin
   unex = 16'd0;
end


initial 
begin
   #10 unex = 16'b0000_0000_1111_1111;
   #20 unex = 16'b1000_0000_1111_1111;
end

endmodule

;)