Wie man Vorzeichen erweitern eine Reihe in Verilog

Question

Ich arbeite an einem einfachen Zeichen-Extender in Verilog für einen Prozessor ich für Rechnerarchitektur bin zu schaffen.

Hier ist, was ich habe, so weit: [EDIT: Changed die Auswahl Aussage leicht]

`timescale 1ns / 1ps

module SignExtender( CLK, extend, extended );
input[7:0] extend;
input CLK;
output[15:0] extended;

reg[15:0] extended;
wire[7:0] extend;

always
begin
    while (CLK == 1)
    extended[7:0] = extend[7:0];
    extended[15:8] = {8{extend[7]}};
end
endmodule

Ich habe die while (CLK == 1) denkt, dass mein Problem lösen würde, was ich glaube, eine Endlosschleife ist. Wenn ich versuche, dies in iSim zu testen, wobei die Schaltung initialisiert nie.

Ich habe auch versuchte die Kopieren-Syntax zu entfernen und nur verlängert Tun [8] = verlängern [7] usw. für [8] - [15], aber das gleiche Ergebnis tritt auf, so dass ich bin ziemlich sicher, dass die innerste Syntax richtig.

Hier ist die Testdatei:

`timescale 1ns / 1ps
module SignExtender_testbench0;

    // Inputs
    reg [7:0] extend;
    reg CLK;

    // Outputs
    wire [15:0] extended;

    // Instantiate the Unit Under Test (UUT)
    SignExtender uut (
        .extend(extend), 
        .extended(extended)
    );

    initial begin
        // Initialize Inputs
        extend = 0;

        #100; // Wait 100 ns for global reset to finish

        extend = -30;
        CLK = 1;
        #10;
        CLK = 0;
        if (extended == -30)
            $display("okay 1");
        else
            $display("fail 1");

        extend = 40;
        #10;
        if (extended == 40)
            $display("okay 2");
        else
            $display("fail 2");

    end

endmodule

Irgendwelche Ideen, wie ich dies erfolgreich tun kann?

Answer 1

Sie es fast bekam ...

always @( posedge clk ) begin
    extended[15:0] <= { {8{extend[7]}}, extend[7:0] };
end

Sie fehlt auch eine Taktflanke für den ‚40‘ Test. Versuchen Sie dieses, und lassen Sie mich wissen, wie Sie auf ... bekommen

Answer 2

Wir können die Syntax $signed verwenden zu unterzeichnen verlängern

module signextender(
  input [7:0] unextended,//the msb bit is the sign bit
  input clk,
  output reg [15:0] extended 
);

always@(posedge clk)
  begin 
    extended <= $signed(unextended);
  end
endmodule

Answer 3

Durch die Art und Weise Ihres Modul assign ist rein kombinatorische, so dass es keine clk enthalten soll, ist dies ein weiterer Weg, um Ihr Modul zu tun:

module sign_ext
             (
              unextend,
              extended
             );

input  [15:0] unextend;
output [31:0] extended;

assign extended = {{16{unextend[15]}}, unextend};

endmodule

//TB

module tb_sign_ext;

reg  [15:0] unex;
wire   [31:0] ext;

sign_ext TBSIGNEXT
                  (
                   .unextend(unex),
                   .extended(ext)
                  );

initial
begin
   unex = 16'd0;
end


initial 
begin
   #10 unex = 16'b0000_0000_1111_1111;
   #20 unex = 16'b1000_0000_1111_1111;
end

endmodule

;)