Wie Datenstrukturen wie Stack / queue in VHDL implementieren?

Question

Wie kann ich das Verhalten eines Stapels oder einer Warteschlange in VHDL simulieren? Alle Zeiger?

hatte ich gedacht, irgendeine Sache wie logische Schicht-Betrieb von Bits verwendet, aber wie die Zwänge des Stapels zu überprüfen leer ist oder der Fall des Stapelüberlauf?

Answer 1

Sie können durch das Lesen Peter Ashenden Buch "The Designer 's Guide to VHDL" beginnen. Auf Kapitel 19 er implementiert ein Queuing-Netzwerk und er geht ausführlich zu erklären, wie Warteschlangen auf VHDL zu implementieren. Sie können die VHDL-Dateien erhalten für dieses Buch unter: http: // www. csee.umbc.edu/help/VHDL/ashenden/ch_19/

Answer 2

Sie wollen eine FIFO implementieren, wenn Sie in VHDL / Verilog arbeiten. Wenn dies in einem tatsächlichen FPGA wird instanziiert wird, werden Sie die FIFO mit Lese modellieren und Zeiger schreiben RAM im FPGA zu blockieren. Schauen Sie sich eine gut ausgebaute Umsetzung bei Opencores ...

http://opencores.org/project,versatile_fifo

Answer 3

Sie einen Stapel nicht implementieren. Verwenden Sie den Kern des FPGA-Anbieter.

Answer 4

können Sie eine RAM-Komponente machen und es als FIFO, LIFO oder jede Art von Datenstruktur, die Sie wollen.

Wenn Sie einen Stapel benötigen, nach RAM-Komponente macht nicht Adreßbus dafür verwenden, eine Variable machen die Top enthalten Of-Adresse Stapel. dann mit POP sie verringert (zuerst die Ausgabe an dem Datenbus senden) und mit PUSH erhöht sie (dann die Eingabe in TOS [nach oben stack] Variable speichern).

Wenn Sie mehr brauchen kann ich Ihnen sagen mehr ...