Frage

Ich lese OS-Konzepte-Dinosaurierbuch, das sagt: "Jeder Eintrag in der TLB besteht aus zwei Teilen: einen Schlüssel (oder ein Tag) und einen Wert. Wenn der assoziative Speicher mit einem Element präsentiert wird, wird der Artikel mit allen verglichenSchlüssel gleichzeitig. "

Ich checkte Wie funktioniert ein TLB- und Datencache?, aber es sagt nichts über die Implementierung, die diese parallele Überprüfung der Tasten ermöglicht.

Ich lese hier etwas über eine Parallel-Hash-Tabelle: http://www.cs.cmu.edu/afs/cs/academic/class/15210-s12/www/Lectures/Lecture27.pdf

Ist das die Grundidee?Das Einfügen einer Taste gibt eine Rahmennummer aus, und dies könnte entweder ein Treffer oder ein Miss sein?

War es hilfreich?

Lösung

Computerhardware ist grundlegend parallel.Sogar ein moderner einzelner CPU-Kern ist pipeliniert, was bedeutet, dass gleichzeitig ein physischer Teil der CPU einen Abzug einer Anweisung initiiert, ein anderes dekodiert eine etwas früher abgerufene Anweisung, ein anderer berechnet das neue Ergebnis eines etwas leichtFrühere dekodierte Anweisung, und ein anderes schreibt die Ergebnisse einer etwas früheren Berechnungsanleitung zurück.

Einer der Gründe, aus denen ein Schicht 1-Cache in einer CPU in einer CPU so klein ist, und so viel teurer pro Stück Speicher ist, dass der Tag-Cache-Abschnitt der Adresse an mehrere Cache-Leitungen gesendet wird, und jeder von ihnen hat einigeUnabhängige Hardware-Logik, um diesen Tag-Wert mit einem eigenen Tag-Wert parallel zu vergleichen, wobei jedes unabhängig voneinander berechnet wird "Dieses Tag entspricht, was ich habe" oder "es stimmt nicht überein".

Lizenziert unter: CC-BY-SA mit Zuschreibung
Nicht verbunden mit cs.stackexchange
scroll top