Wie funktioniert Retiming Arbeit des systolischen Arrays?

Question

Wie funktioniert Retiming Arbeit des systolischen Arrays (in Signalprozessoren verwendet wird)? Ich habe gelesen, dass es eine gewisse Vorstellung von negativer Verzögerung ist, die verwendet wird, aber wie kann eine Verzögerung negativ sein und wenn das ist nur eine Abstraktion dann wie funktioniert es helfen?

Answer 1

Das Basismodell von Retiming ist, dass man durch ein Bündel von kombinatorischer Logik verbunden sind Wellenfronten von Registern hat, und Sie werden den Zeitpunkt oder die Fläche der resultierenden Schaltung zu verbessern, indem die Register Repositionierung an verschiedenen Punkten in der Schaltung, so dass jeder Pfad durch die Logik geht immer noch durch die gleiche Anzahl von Registern. Für ein einfaches Beispiel, kann sagen, dass Sie ein UND-Gatter ein Register zugeführt wird, der längste Weg zum Eingang des Registers ist 12ns, der längste Weg vom Ausgang des Registers 6ns ist, die Verzögerung des UND-Gatters 3 ns ist, und Sie müssen die Taktzykluszeit bis zu 10 ns erhalten. Sie können dies erreichen, indem das Register zu löschen und es mit zwei Registern, eine an jedem Eingang des UND-Gatters, getaktet durch den gleichen Takt wie die Original-Register ersetzt. Jetzt haben Sie die längste Eingangsweg zu 9ns reduziert, erweitert den Ausgabepfad zu 9ns und Ihre Taktzyklus Ziel erreicht. In der Tat hinzugefügt haben Sie die effektive Ankunftszeit am Register -3ns (und hinzugefügt 3 ns auf die effektive Ausgabezeit).

Eine modifizierte Version von Leiserson und Saxe Original-Papier auf Retiming ist verfügbar hier . Wikipedia hat einen guten, wenn auch kurze, Artikel über das Thema mit einem paar Links. Wenn Sie Zugriff auf IEEE Xplore oder der ACM Digital Library haben, eine Suche durch das Verfahren der Design Automation Conference oder der Internationalen Konferenz über Computer-Aided Design für Retiming suchen, sollten viele Artikel ergeben - das ist ein aktives Forschungsgebiet seit Jahren .