Comment fonctionne le resynchronisation dans les tableaux systoliques?

Question

Comment fonctionne le recalage dans les tableaux systoliques (utilisés dans les processeurs de signaux)? J'ai lu qu'il y a une certaine notion de retard négatif qui est utilisée, mais comment un retard peut-il être négatif et s'il ne s'agit que d'une abstraction, alors en quoi cela peut-il aider?

Answer 1

Le modèle de base du resynchronisation est que vous avez des fronts d'onde de registres interconnectés par un ensemble de logiques combinatoires et que vous améliorez la synchronisation ou la zone du circuit résultant en repositionnant les registres en différents points du circuit de manière à ce que chaque chemin la logique passe toujours par le même nombre de registres. Pour un exemple simple, disons que vous avez une porte ET alimentant un registre, le plus long chemin d'accès à l'entrée du registre est 12ns, le plus long chemin depuis la sortie du registre est 6ns, le retard de la porte ET est de 3ns, et vous devez obtenir le temps de cycle d'horloge jusqu'à 10ns. Vous pouvez y parvenir en supprimant le registre et en le remplaçant par deux registres, un à chaque entrée de la porte ET, synchronisés par la même horloge que le registre d'origine. Vous avez maintenant réduit le plus long chemin d'entrée à 9ns, étendu le chemin de sortie à 9ns et atteint votre objectif de cycle d'horloge. En effet, vous avez ajouté -3ns à l'heure d'arrivée effective au registre (et +3 ns à l'heure de sortie effective).

Une version modifiée de l'article original de Leiserson et Saxe sur le recalcul est disponible ici . Wikipedia contient un article décent, bien que court, sur le sujet, avec quelques liens. Si vous avez accès à IEEE Xplore ou à la bibliothèque numérique ACM, une recherche dans les actes de la conférence Design Automation ou de la Conférence internationale sur la conception assistée par ordinateur à la recherche d'un recalage devrait donner lieu à de nombreux articles - il s'agit d'un domaine de recherche actif depuis des années .