Delta-Sigma DAC de Verilog a VHDL

Question

El código siguiente implementa un DAC delta-sigma en Verilog, a partir de una nota de aplicación de Xilinx y quiero escribir código VHDL equivalente. No sé nada acerca de Verilog y soy principiante en VHDL así que tuve que hacer un montón de conjeturas y probablemente errores de principiante (código de abajo). No estoy seguro de la traducción es correcta Alguien puede ayudar por favor?

Original Verilog

`timescale 100 ps / 10 ps
`define MSBI 7

module dac(DACout, DACin, Clk, Reset);
output DACout;
reg DACout;
input [`MSBI:0] DACin;
input Clk;
input Reset;

reg [`MSBI+2:0] DeltaAdder;
reg [`MSBI+2:0] SigmaAdder;
reg [`MSBI+2:0] SigmaLatch;
reg [`MSBI+2:0] DeltaB;

always @(SigmaLatch) DeltaB = {SigmaLatch[`MSBI+2], SigmaLatch[`MSBI+2]} << (`MSBI+1);
always @(DACin or DeltaB) DeltaAdder = DACin + DeltaB;
always @(DeltaAdder or SigmaLatch) SigmaAdder = DeltaAdder + SigmaLatch;
always @(posedge Clk or posedge Reset)
begin
    if(Reset)
    begin
        SigmaLatch <= #1 1'bl << (`MSBI+1);
        DACout <= #1 1'b0;
    end
    else
    begin
        SigmaLatch <== #1 SigmaAdder;
        DACout <= #1 SigmaLatch[`MSBI+2];
    end
end
endmodule

Mi intento en VHDL:

entity audio is
    generic(
        width  : integer := 8
    );
    port(
        reset  : in    std_logic;
        clock  : in    std_logic;
        dacin  : in    std_logic_vector(width-1 downto 0);
        dacout : out   std_logic
    );
end entity;

architecture behavioral of audio is
    signal deltaadder    : std_logic_vector(width+2 downto 0);
    signal sigmaadder    : std_logic_vector(width+2 downto 0);
    signal sigmalatch    : std_logic_vector(width+2 downto 0);
    signal deltafeedback : std_logic_vector(width+2 downto 0);
begin
    deltafeedback <= (sigmalatch(width+2), sigmalatch(width+2), others => '0');
    deltaadder <= dacin + deltafeedback;
    sigmaadder <= deltaadder + sigmalatch;

    process(clock, reset)
    begin
        if (reset = '1') then
            sigmalatch <= ('1', others => '0');
            dacout <= '0';
        elsif rising_edge(clock) then
            sigmalatch <= sigmaadder;
            dacout <= sigmalatch(width+2);
        end if;
    end process;
end architecture;

Answer 1

Parece que estás usando ieee.std_logic_unsigned (o _arith) o ambos.

Por favor, no hacer eso . Uso ieee.numeric_std.all lugar.

Mi Verilog es bastante inexistente, por lo que en caso de insolvencia olvido Verilog a firmado o sin firmar aritmética ... Pero cualquiera que sea, hacen todas sus señales numéricos en signed o unsigned tipos de igualar.

Su cláusula de reajuste probablemente quiere leer algo como:

sigmalatch <= (width+1 => '1', others => '0');

y la actualización deltafeedback es algo como:

deltafeedback(width+2 downto width+1) <= sigmalatch(width+2) & sigmalatch(width+2);
deltafeedback(width downto 0) <= (others => '0');

Por último, para que coincida con el Verilog, creo que su width genérico debería llamarse MSBI y se puso a 7, (o cambiar toda su width+2s a width+1s para que coincida con su intención para la width genérico)

Answer 2

Si simplemente está interesado en DAC delta-sigma en VHDL, se puede echar un vistazo a mi implementación publicado a alt.sources (por favor, seleccione la opción "mensaje original", guardar en un archivo y ejecutar "unshar" en ella para mostrar las fuentes).

Wojtek