¿Está permitido tener un módulo identificador ser el mismo que el tipo de módulo en Verilog?

Question

Por ejemplo

module top
    debouncer debouncer(...);
endmodule

module debouncer
...
endmodule

¿Puedo crear una instancia de un circuito antirrebote como "circuito antirrebote" en el módulo superior, o es ilegal?

Answer 1

Sí, es legal para un módulo ejemplo nombre que coincida con el módulo nombre en Verilog, y es bastante común para hacerlo cuando sólo se necesita una instancia de un módulo. Sin embargo, se podría haber verificado rápidamente que por sí mismo simplemente compilar su archivo con su simulador favorito. La siguiente es la sintaxis legal y compila para mí:

module top;
    debouncer debouncer();
endmodule

module debouncer;
endmodule