Est-ce que vous a permis d'avoir un identifiant de module soit le même que le type de module en Verilog?

Question

Par exemple

module top
    debouncer debouncer(...);
endmodule

module debouncer
...
endmodule

Puis-je instancier un debouncer comme « debouncer » dans le module supérieur, ou est-ce illégal?

Answer 1

Oui, il est légal pour un module instance nom correspond au nom le module dans Verilog, et il est assez fréquent de le faire lorsque vous avez seulement besoin d'une instance de un module. Mais, vous auriez pu rapidement vérifié que pour vous-même en compilant simplement votre fichier avec votre simulateur préféré. Ce qui suit est la syntaxe juridique et compile pour moi:

module top;
    debouncer debouncer();
endmodule

module debouncer;
endmodule