Sistemas operativos - TLB

Question

Estoy tratando de conseguir mi cabeza alrededor de esto (bueno, abarrotar TBH una noche antes de los exámenes :), pero no puedo imaginar (ni encontrar una buena visión general de alto nivel en la red) de esta:

'entradas de la tabla de páginas se pueden asignar a más de una entrada TLB .. si, por ejemplo, cada entrada de la tabla de páginas se mappped a dos elementos de TLB, esto se conoce como conjunto de 2 vías asociativo TLB'

Mi pregunta es, ¿por qué queremos para asignar más de una vez? sin duda queremos tener el número máximo de entradas posibles representadas en el TLB, y la duplicación desperdiciaríamos espacio a la derecha? ¿Qué me falta?

Muchas gracias

Answer 1

No quiere decir que le cargue la misma entrada en dos lugares en la tabla - que significa una entrada en particular se puede cargar a o bien de los dos lugares en la tabla. La alternativa en la que sólo puede asignar una entrada a un lugar en la mesa es una TLB mapeado directo.

La desventaja principal de una TLB de asignación directa surge si está copiando de una parte de la memoria a otro, y (por cualquier esquema de los usos de CPU-asignación directa) las traducciones para tanto tienen que ser asignada al mismo punto en el TLB. En este caso, se termina la recarga elemento de la TLB cada vez, por lo que la TLB está haciendo poco o ningún bien en absoluto. Al tener un conjunto asociativo de dos vías TLB, usted puede garantizar que cualquiera de las dos entradas pueden estar en el TLB al mismo tiempo, por lo que (por ejemplo) un movimiento de bloques del punto A al punto B no puede arruinar su día - pero si se lee de dos zonas, combinarlos, y los resultados de escritura a una tercera que podría (si las tres traducciones usados ??que map mapa para el mismo conjunto de elementos de TLB).

El inconveniente de tener una de varias vías TLB (como cualquier otro caché de múltiples vías) es que no se puede directamente cálculo , que Posición podrían sostener una entrada en particular en un momento dado - que, básicamente, a través de la búsqueda maneras de encontrar la entrada correcta. Para bidireccional, eso es raramente un problema - pero cuatro maneras es típicamente alrededor del límite de utilidad; 8 vías conjunto asociativo (TLB | cachés). No son comunes a todos, en parte debido a la búsqueda a través de 8 ubicaciones posibles de los datos comienza a ser excesiva

Con el tiempo, el número de formas que tiene sentido para su uso en una caché o TLB tiende a elevarse sin embargo. El diferencial de velocidad entre la memoria y procesadores continúa aumentando. Cuanto mayor es el diferencial, los más ciclos de la CPU puede utilizar y todavía producir un resultado dentro de un ciclo de reloj de memoria único (o un número especificado de ciclos de reloj de memoria, incluso si eso es más de uno).