Systèmes d'exploitation - TLB

Question

Je suis en train d'obtenir ma tête autour de ce (bon d'accord, bachotage TBH une nuit avant les examens :) mais je ne peux pas comprendre (ni trouver un bon aperçu de haut niveau sur le net) de ceci:

« entrées de table de page peuvent être mises en correspondance avec plus d'une entrée TLB .. si par exemple chaque entrée de table de page est mappped à deux entrées TLB, c'est connu sous le jeu 2 voies associative TLB »

Ma question est, pourquoi voudrions-nous la carte plus d'une fois? sûrement nous voulons avoir le nombre maximum d'entrées possibles représentées dans le TLB, et les doubles emplois perdrions droit spatial? Qu'est-ce que je manque?

Merci beaucoup

Answer 1

Cela ne signifie pas que vous chargez la même entrée en deux endroits dans la table - cela signifie une entrée particulière peut être chargée à soit de deux places dans la table. L'alternative où vous ne pouvez mapper une entrée à une place dans le tableau est une correspondance directe TLB.

Le principal inconvénient d'un TLB directe cartographié se pose si vous copiez d'une partie de la mémoire à l'autre, et (quelle que soit système de cartographie directe des utilisations CPU) les traductions pour les deux doivent être mis en correspondance au même endroit dans le TLB. Dans ce cas, vous finissez par rechargeons l'entrée TLB à chaque fois, de sorte que le TLB fait peu ou pas bon du tout. En ayant un ensemble à deux voies associatives TLB, vous pouvez garantir que les deux entrées peuvent être dans le TLB en même temps si (par exemple) un déplacement de bloc du point A au point B ne peut pas gâcher votre journée - mais si vous lisez deux domaines, les combiner et les résultats d'écriture à un tiers, il pourrait (si les trois traductions utilisées cette carte carte pour le même ensemble d'entrées TLB).

L'inconvénient d'avoir un multivoies TLB (comme tout autre cache multivoies) est que vous ne pouvez pas directement Compute qui la position pourrait tenir une entrée particulière à un moment donné - vous effectuez une recherche essentiellement à travers la façons de trouver la bonne entrée. Pour les deux sens, c'est rarement un problème - mais quatre façons est typiquement de la limite utile; 8 voies série associative (TLB | caches). Ne sont pas communs à tous, en partie parce que la recherche dans 8 emplacements possibles pour les données commence à devenir excessive

Au cours du temps, le nombre de façons, il est logique d'utiliser dans un cache ou TLB a tendance à augmenter cependant. Le différentiel de vitesse entre la mémoire et les processeurs ne cesse d'augmenter. Plus le différentiel, plus les cycles de la CPU peut utiliser et produire encore un résultat dans un cycle d'horloge de mémoire unique (ou un nombre spécifié de cycles d'horloge de la mémoire, même si cela a plus d'une).