Question

Voici quelques Verilog que je suis en train de courir dans Modelsim.

parameter Data_width = 8; //DATA SIZE
input CLK, RST;
input [Data _width-1:0] D;

Lorsque je tente de le compiler, le compilateur se plaint de Data_width dans la dernière ligne, en disant qu'il attend un identifiant. Je pourrais hardcode le nombre là-bas pour se débarrasser du problème, mais je préférerais utiliser une variable au cas où je veux changer, donc je ne dois pas changer. Comment cela peut-il être fixé?

Était-ce utile?

La solution

Le code mis en ligne a un espace entre Data et _width dans la dernière ligne. Changer à:

input [Data_width-1:0] D;
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