Come segno-estendere un numero in Verilog
Domanda
Sto lavorando su un semplice segno-extender in Verilog per un processore che sto creando per Computer Architecture.
Ecco quello che ho finora: [EDIT: Cambiato l'affermazione selezione un po ']
`timescale 1ns / 1ps
module SignExtender( CLK, extend, extended );
input[7:0] extend;
input CLK;
output[15:0] extended;
reg[15:0] extended;
wire[7:0] extend;
always
begin
while (CLK == 1)
extended[7:0] = extend[7:0];
extended[15:8] = {8{extend[7]}};
end
endmodule
ho aggiunto il tempo (CLK == 1) il pensiero che avrebbe risolto il mio problema, che credo sia un ciclo infinito. Quando provo a testare questo in iSim, il circuito non inizializza.
Ho anche provato a rimuovere la sintassi copiando e solo facendo esteso [8] = estendere [7], ecc per [8] - [15], ma si verifica lo stesso risultato, quindi sono abbastanza sicuro che la sintassi più interno è corretta.
Ecco il file di test:
`timescale 1ns / 1ps
module SignExtender_testbench0;
// Inputs
reg [7:0] extend;
reg CLK;
// Outputs
wire [15:0] extended;
// Instantiate the Unit Under Test (UUT)
SignExtender uut (
.extend(extend),
.extended(extended)
);
initial begin
// Initialize Inputs
extend = 0;
#100; // Wait 100 ns for global reset to finish
extend = -30;
CLK = 1;
#10;
CLK = 0;
if (extended == -30)
$display("okay 1");
else
$display("fail 1");
extend = 40;
#10;
if (extended == 40)
$display("okay 2");
else
$display("fail 2");
end
endmodule
Tutte le idee come posso fare questo successo?
Soluzione
È quasi capito ...
always @( posedge clk ) begin
extended[15:0] <= { {8{extend[7]}}, extend[7:0] };
end
Sei anche manca un fronte di clock per il '40' di prova. Prova questo, e mi permetta di sapere come si ottiene su ...
Altri suggerimenti
Possiamo usare la $signed
sintassi per firmare estendere
module signextender(
input [7:0] unextended,//the msb bit is the sign bit
input clk,
output reg [15:0] extended
);
always@(posedge clk)
begin
extended <= $signed(unextended);
end
endmodule
Per il modo in cui il modulo di assegnazione è pura combinatoria quindi non dovrebbe contenere un clk, questo è un altro modo di fare il modulo:
module sign_ext
(
unextend,
extended
);
input [15:0] unextend;
output [31:0] extended;
assign extended = {{16{unextend[15]}}, unextend};
endmodule
//TB
module tb_sign_ext;
reg [15:0] unex;
wire [31:0] ext;
sign_ext TBSIGNEXT
(
.unextend(unex),
.extended(ext)
);
initial
begin
unex = 16'd0;
end
initial
begin
#10 unex = 16'b0000_0000_1111_1111;
#20 unex = 16'b1000_0000_1111_1111;
end
endmodule
;)