VerilogからVHDLへのDelta-Sigma DAC

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  •  14-10-2019
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質問

以下のコードは、XilinxアプリケーションノートからVerilogのDelta-Sigma DACを実装しており、同等のVHDLコードを書きたいと思います。 Verilogについては何も知りません。VHDLの初心者なので、多くの推測とおそらく初心者のエラーをしなければなりませんでした（以下のコード）。翻訳が正しいかどうかわかりません。誰かが助けてくれませんか？

オリジナルのVerilog

`timescale 100 ps / 10 ps
`define MSBI 7

module dac(DACout, DACin, Clk, Reset);
output DACout;
reg DACout;
input [`MSBI:0] DACin;
input Clk;
input Reset;

reg [`MSBI+2:0] DeltaAdder;
reg [`MSBI+2:0] SigmaAdder;
reg [`MSBI+2:0] SigmaLatch;
reg [`MSBI+2:0] DeltaB;

always @(SigmaLatch) DeltaB = {SigmaLatch[`MSBI+2], SigmaLatch[`MSBI+2]} << (`MSBI+1);
always @(DACin or DeltaB) DeltaAdder = DACin + DeltaB;
always @(DeltaAdder or SigmaLatch) SigmaAdder = DeltaAdder + SigmaLatch;
always @(posedge Clk or posedge Reset)
begin
    if(Reset)
    begin
        SigmaLatch <= #1 1'bl << (`MSBI+1);
        DACout <= #1 1'b0;
    end
    else
    begin
        SigmaLatch <== #1 SigmaAdder;
        DACout <= #1 SigmaLatch[`MSBI+2];
    end
end
endmodule

VHDLでの私の試み：

entity audio is
    generic(
        width  : integer := 8
    );
    port(
        reset  : in    std_logic;
        clock  : in    std_logic;
        dacin  : in    std_logic_vector(width-1 downto 0);
        dacout : out   std_logic
    );
end entity;

architecture behavioral of audio is
    signal deltaadder    : std_logic_vector(width+2 downto 0);
    signal sigmaadder    : std_logic_vector(width+2 downto 0);
    signal sigmalatch    : std_logic_vector(width+2 downto 0);
    signal deltafeedback : std_logic_vector(width+2 downto 0);
begin
    deltafeedback <= (sigmalatch(width+2), sigmalatch(width+2), others => '0');
    deltaadder <= dacin + deltafeedback;
    sigmaadder <= deltaadder + sigmalatch;

    process(clock, reset)
    begin
        if (reset = '1') then
            sigmalatch <= ('1', others => '0');
            dacout <= '0';
        elsif rising_edge(clock) then
            sigmalatch <= sigmaadder;
            dacout <= sigmalatch(width+2);
        end if;
    end process;
end architecture;
役に立ちましたか？

解決

IEEE.std_logic_unsigned（または_arith）またはその両方を使用しているようです。

お願い、それはやめて. 。使用する ieee.numeric_std.all 代わりは。

私のverilogはかなり存在していないので、Verilogが署名された算術または符号なしの算術のデフォルトがあるかどうかを忘れます...しかし、それがいずれにせよ、すべての数値信号をに作成します signed また unsigned 一致するタイプ。

あなたのリセット条項はおそらく次のようなものを読みたいと思っています。

sigmalatch <= (width+1 => '1', others => '0');

そして、Deltafeedbackの更新は次のようなものです。

deltafeedback(width+2 downto width+1) <= sigmalatch(width+2) & sigmalatch(width+2);
deltafeedback(width downto 0) <= (others => '0');

最後に、Verilogと一致するために、私はあなたの width ジェネリックは呼び出す必要があります MSBI 7に設定します（またはすべてを変更します width+2s to width+1sの意図に合わせて width ジェネリック）

他のヒント

VHDLのDelta-Sigma DACに単に興味がある場合は、投稿した私の実装を見てみましょう。 alt.Sources （「元のメッセージ」を選択し、ファイルに保存して「Unshar」を実行してソースを取得してください）。

Wojtek

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