シストリック配列でリタイミングはどのように機能しますか？

Question

シストリックアレイ（シグナルプロセッサで使用）でリタイミングはどのように機能しますか？使用される負の遅延の概念があることを読みましたが、遅延が負になる可能性があり、それが単なる抽象化である場合、どのように役立ちますか？

Answer 1

リタイミングの基本モデルは、多数の組み合わせロジックで相互接続されたレジスタの波面を持ち、すべてのパスが通過するように回路内の異なるポイントでレジスタを再配置することにより、結果の回路のタイミングまたは領域を改善することですロジックは引き続き同じ数のレジスタを通過します。簡単な例として、レジスタに入力するANDゲートがあり、レジスタの入力への最長パスは12ns、レジスタの出力からの最長パスは6ns、ANDゲートの遅延は3ns、クロックサイクル時間を10nsに短縮する必要があります。これを実現するには、レジスタを削除し、元のレジスタと同じクロックでクロックされる2つのレジスタ（ANDゲートの各入力に1つずつ）で置き換えることで実現できます。これで、最長入力パスを9nsに短縮し、出力パスを9nsに拡張し、クロックサイクルの目標を達成しました。実際には、レジスタへの有効な到着時間に-3nsを追加しました（有効な出力時間に+3 nsを追加しました）。

LeisersonとSaxeのリタイミングに関する元の論文の修正版が入手可能こちら。 ウィキペディアには、いくつかのリンクがあるこのテーマに関するまともな、しかし短い記事があります。 IEEE XploreまたはACM Digital Libraryにアクセスできる場合、リタイミングを探しているDesign Automation ConferenceまたはComputer-Aided Designの国際会議の議事録を検索すると、多くの記事が得られるはずです-これは長年活発な研究分野でした。