الإعلانات العالمية غير قانونية في بناء جملة Verilog 2001!

Question

لقد كتبت شيئًا صغيرًا في Verilog:

`define LW 6'b100011

`define SW 6'b101011

parameter [3:0]
    i_fetch = 4'b0001,
    decode_rr = 4'b0010,
    mem_addr = 4'b0100,
    alu_exec = 4'b1000;

وأنا أحصل على هذا الخطأ: خطأ: Test.V (5): (VLOG-2155) الإعلانات العالمية غير قانونية في بناء جملة Verilog 2001.

ما أقوم به خطأ؟ أنا أستخدم Modelsim XE III/Starter 6.4b - إصدار Xilinx المخصص!

Answer 1

لك parameter يجب أن يكون البيان ضمن وحدة:

module a_module ();

  parameter a_parameter = 4;

endmodule

في الواقع ، يجب أن تكون معظم الأشياء في Verilog داخل كتلة الوحدة النمطية.