在Verilog 2001语法中,全球声明是非法的!
题
我在Verilog中写了一些小东西:
`define LW 6'b100011
`define SW 6'b101011
parameter [3:0]
i_fetch = 4'b0001,
decode_rr = 4'b0010,
mem_addr = 4'b0100,
alu_exec = 4'b1000;
我遇到了这个错误: 错误:test.v(5):( vlog-2155)在Verilog 2001语法中,全局声明是非法的。
我做错了什么?我正在使用Modelsim Xe III/STERTER 6.4B-自定义Xilinx版本!
解决方案
您的 parameter
声明必须在模块内:
module a_module ();
parameter a_parameter = 4;
endmodule
实际上,Verilog中的大多数内容都必须在模块块内。
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