As declarações globais são ilegais na sintaxe Verilog 2001!

Question

Eu escrevi algo pequeno em Verilog:

`define LW 6'b100011

`define SW 6'b101011

parameter [3:0]
    i_fetch = 4'b0001,
    decode_rr = 4'b0010,
    mem_addr = 4'b0100,
    alu_exec = 4'b1000;

E estou recebendo este erro: Erro: test.v (5): (VLOG-2155) As declarações globais são ilegais na sintaxe Verilog 2001.

O que estou fazendo errado? Estou usando o Modelsim XE III/Starter 6.4b - versão personalizada do Xilinx!

Answer 1

Your parameter statement has to be within a module:

module a_module ();

  parameter a_parameter = 4;

endmodule

In fact, most stuff in verilog has to be within a module block.