Globale Erklärungen sind illegal in Verilog 2001 Syntax!

Question

Ich habe etwas klein in Verilog geschrieben:

`define LW 6'b100011

`define SW 6'b101011

parameter [3:0]
    i_fetch = 4'b0001,
    decode_rr = 4'b0010,
    mem_addr = 4'b0100,
    alu_exec = 4'b1000;

und ich diese Störung erhalten: Fehler: test.v (5): (Vlog-2155) Globale Erklärungen sind illegal in Verilog 2001 Syntax

.

Was mache ich falsch? Ich bin mit ModelSim XE III / Starter 6.4b - Benutzerdefinierte Xilinx Version

Answer 1

Ihre parameter Anweisung hat innerhalb eines Moduls sein:

module a_module ();

  parameter a_parameter = 4;

endmodule

In der Tat, die meisten Sachen in Verilog hat in einem Modulblock sein.