declaraciones globales son ilegales en la sintaxis Verilog 2001!

Question

He escrito algo pequeño en Verilog:

`define LW 6'b100011

`define SW 6'b101011

parameter [3:0]
    i_fetch = 4'b0001,
    decode_rr = 4'b0010,
    mem_addr = 4'b0100,
    alu_exec = 4'b1000;

y estoy recibiendo este error: Error: test.v (5): Declaraciones globales (vlog-2155) son ilegales en la sintaxis Verilog 2001

.

Lo que estoy haciendo mal? Estoy usando 6.4b ModelSim XE III / arranque - Custom Xilinx Versión

Answer 1

Su declaración parameter tiene que estar dentro de un módulo:

module a_module ();

  parameter a_parameter = 4;

endmodule

De hecho, la mayoría de cosas en Verilog tiene que estar dentro de un bloque de módulo.