Comment implémenteriez-vous cette logique numérique dans Verilog ou VHDL?

Question

J'ai posté un réponse une autre question de type stackoverflow qui en nécessite logique numérique à implémenter dans Verilog ou VHDL afin qu’elle puisse être programmée dans un FPGA.

Comment implémenteriez-vous le diagramme logique suivant dans Verilog, VHDL ou tout autre langage de description matérielle?

Les boîtes numérotées représentent des bits dans un champ. Chaque champ contient K bits et les bits pour actuel et masque seront fournis par un système informatique (utilisant un registre à verrouillage ou un équivalent). Les bits de next seront lus dans ce même système informatique.

texte altimétrique http://img145.imageshack.us/img145/5125/bitshifterlogicdiagramkn7 .jpg

Voir aussi: ce stackoverflow question

Answer 1

Quelque chose comme ça?

module scheduler
 #( parameter K = 10 )
  (
   input wire [K:1] current,
   input wire [K:1] mask,
   output reg [K:1] next
   );

   reg [K:1] a;
   reg [K:1] b;

   //'[i+1]' busses that wrap.
   // eg, for a 4-bit bus...
   // a[i]:        a[4],a[3],a[2],a[1] (obviously...)
   // a_wrap[i]:   a[1],a[4],a[3],a[2] 
   wire [K:1] mask_wrap    = { mask[1],mask[K:2] };
   wire [K:1] a_wrap       = { a[1], a[K:2] };
   wire [K:1] current_wrap = { current[1], current[K:2] };

   integer i;
   always @( * ) begin
      for( i=1; i<=K; i=i+1 ) begin
         a[i] = ~current_wrap[i] && b[i];
         b[i] = a_wrap[i] || mask_wrap[i];
         next[i] = ~a[i] && mask_wrap[i];
      end
   end


endmodule

(Avertissement: non coloré mais non simulé)