Come implementare questa logica digitale in Verilog o VHDL?

Question

Ho pubblicato un risposta per un'altra domanda stackoverflow che richiede un po ' di logica digitale per essere implementato in Verilog o VHDL, in modo che può essere programmata in un FPGA.

Come implementare il seguente diagramma della logica in Verilog, VHDL, o qualsiasi altro linguaggio di descrizione hardware?

Le scatole numerate rappresentare bit in un campo.Ogni campo ha K bit, i bit per corrente e maschera verrà fornita da un sistema di computer (utilizzando una agganciato registro o equivalente).I bit accanto verranno letti in quello stesso sistema del computer.

il testo alt http://img145.imageshack.us/img145/5125/bitshifterlogicdiagramkn7.jpg

Vedere anche: questo stackoverflow domanda

Answer 1

Qualcosa di simile a questo?

module scheduler
 #( parameter K = 10 )
  (
   input wire [K:1] current,
   input wire [K:1] mask,
   output reg [K:1] next
   );

   reg [K:1] a;
   reg [K:1] b;

   //'[i+1]' busses that wrap.
   // eg, for a 4-bit bus...
   // a[i]:        a[4],a[3],a[2],a[1] (obviously...)
   // a_wrap[i]:   a[1],a[4],a[3],a[2] 
   wire [K:1] mask_wrap    = { mask[1],mask[K:2] };
   wire [K:1] a_wrap       = { a[1], a[K:2] };
   wire [K:1] current_wrap = { current[1], current[K:2] };

   integer i;
   always @( * ) begin
      for( i=1; i<=K; i=i+1 ) begin
         a[i] = ~current_wrap[i] && b[i];
         b[i] = a_wrap[i] || mask_wrap[i];
         next[i] = ~a[i] && mask_wrap[i];
      end
   end


endmodule

(Disclaimer:linted ma non simulato)