Est-il possible d'écrire des procédures de vérification sur les simulations dans les modèles?

Question

J'utilise Modelsim afin de concevoir et de simuler des architectures de la CPU.Pour ceux qui comme moi qui savent à ce sujet, vous êtes également probablement conscient qu'il est très difficile de vérifier les données de simulation lorsque vous essayez de gérer tous ces signaux devant vous.

existe-t-il un moyen d'exécuter automatiquement une simulation et d'effectuer une procédure de vérification afin de voir si les données que je reçois sont correctes?

Par exemple, j'ai un certain composant que lorsqu'il est stimulé par un signal, dans l'horloge suivante, retournera le signal annulé.Je veux vérifier cela.Comment?(bien sûr sans vérifier manuellement des signaux à l'écran).

merci de remerciement

Answer 1

Oui, il est connu sous le nom de Bancs de test auto-vérifiant .L'idée est d'écrire un nouveau fichier VHDL dans lequel vous instanciez le composant que vous souhaitez tester, appliquez des stimuli au composant et vérifiez la sortie à l'aide de assertions .Le moyen de base de faire est avec la déclaration assert , comme ceci:

assert my_signal = x"3456" report "my_signal has the wrong value!" severity ERROR;

Essayez également de regarder dans la PSL, qui est une autre langue pour vérifier le comportement du code VHDL.Modelim a la prise en charge des assertions VHDL et de PSL.