É possível escrever procedimentos de verificação em simulações no ModelSim?

Question

estou usando ModeloSim para projetar e simular arquiteturas de CPU.Para aqueles como eu que sabem disso, provavelmente também sabem que é realmente difícil verificar os dados da simulação ao tentar lidar com todos os sinais à sua frente.

Existe uma maneira de executar simulações automaticamente e realizar algum procedimento de verificação para ver se os dados obtidos estão corretos?

Por exemplo, tenho um determinado componente que ao ser estimulado por um sinal, no próximo clock, retornará o sinal negado.Eu quero verificar isso.Como?(claro, sem verificar manualmente os sinais na tela).

Obrigado

Answer 1

Sim, isso é conhecido como bancadas de teste de autoverificação.A ideia é escrever um novo arquivo VHDL onde você instancia o componente que deseja testar, aplica estímulos ao componente e verifica a saída usando afirmações.A maneira básica de fazer isso é com o afirmar declaração, assim:

assert my_signal = x"3456" report "my_signal has the wrong value!" severity ERROR;

Tente também pesquisar PSL, que é outra linguagem para verificar o comportamento do código VHDL.Modelsim tem suporte para asserções VHDL e PSL.