Booth non codifica di lavoro, la simulazione incluso

Question

Sto scrivendo una codifica Booth per moltiplicatore array. Questo è uno del modulo:

module add_input (M,pos,neg,C);
parameter n=8;

input  [n-1:0]M;
input  pos,neg;

output [2*n-1:0]C;
reg [2*n-1:0]C;

integer k;

always @ (*)
begin
 for (k=0;k<=n-1;k=k+1)
 begin
   C[k]=(pos& (M[k]))|((~M[k])&neg);
 end
   C[2*n-1:n]={n{C[n-1]}};
end

endmodule

La simulazione banco di prova per questo modulo è ok:

un gatto occupato http://img39.imageshack.us/img39/3444/ 74546414.jpg !

Tuttavia, quando ho messo questo modulo nella progettazione di livello superiore, non riesco a vedere alcun uscita dal modulo add_input. Davvero chiedersi perché, stato debug questo per tutta la notte.

Codice:

module Array_Mutiplier (M,Q,outcome, t_pos, t_neg,t_Y1);
parameter n=8;
parameter m=16;
input [n-1:0]M,Q;
output [m-1:0]outcome;

//-----------------------------------------------------------
output [n-1:0] t_pos, t_neg;
output [m-1:0] t_Y1;
//-----------------------------------------------------------
//first part, got the booth code
wire [n-1:0]negative,positive;
booth_encode BE(Q,positive,negative);

//get the Y for the full adder
wire [m-1:0]Y1;
add_input row_1 (M,positive[0],negative[0],Y1);
wire [2*n-1:0]Y2;
add_input row_2 (M,positive[1],negative[1],Y2);
wire [2*n-1:0]Y3;
add_input row_3 (M,positive[2],negative[2],Y3);
wire [2*n-1:0]Y4;
add_input row_4 (M,positive[3],negative[3],Y4);
wire [2*n-1:0]Y5;
add_input row_5 (M,positive[4],negative[4],Y5);
wire [2*n-1:0]Y6;
add_input row_6 (M,positive[5],negative[5],Y6);
wire [2*n-1:0]Y7;
add_input row_7 (M,positive[6],negative[6],Y7);
wire [2*n-1:0]Y8;
add_input row_8 (M,positive[7],negative[7],Y8);


assign t_pos=positive;
assign t_neg=negative;
assign t_Y1=Y1;

endmodule

un gatto occupato http://img855.imageshack.us/img855/3361/ 28395154.png !

In base alla simulazione si può vedere l'encoder stand funziona correttamente, ma il motivo per cui l'uscita t_Y1 è sempre 0?

Answer 1

dal tuo secondo la forma d'onda, t_pos [0] e t_neg [0] sono entrambi pari a zero, il che significa che positivo [0] e negativi [0] sono entrambi pari a zero pure. Dentro le esempio row_1, pos e neg sono zero, il che significa che tutti i bit di C [7: 0] sono zero (Esamina (pos& (M[k]))|((~M[k])&neg) a 0). Poiché C [7] = 0, significa C [15: 8] = 0, e quindi C. [15: 0] = 0 e Y1 e t_Y1 sono pari a zero