dichiarazioni globali sono illegali in Verilog 2001 sintassi!
Domanda
ho scritto qualcosa di piccolo in Verilog:
`define LW 6'b100011
`define SW 6'b101011
parameter [3:0]
i_fetch = 4'b0001,
decode_rr = 4'b0010,
mem_addr = 4'b0100,
alu_exec = 4'b1000;
e sto ottenendo questo errore: Errore: test.v (5): le dichiarazioni globali (vlog-2155) sono illegali in Verilog 2001 sintassi
.Quello che sto facendo male? Sto usando Modelsim XE III / Starter 6.4b - Versione Xilinx personalizzato
Soluzione
La tua affermazione parameter
deve essere all'interno di un modulo:
module a_module ();
parameter a_parameter = 4;
endmodule
In realtà, la maggior parte roba in Verilog deve essere all'interno di un blocco di modulo.
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