グローバル宣言は、Verilog 2001 Syntaxで違法です!
質問
私はVerilogで小さなものを書いています:
`define LW 6'b100011
`define SW 6'b101011
parameter [3:0]
i_fetch = 4'b0001,
decode_rr = 4'b0010,
mem_addr = 4'b0100,
alu_exec = 4'b1000;
そして、私はこのエラーを取得しています: エラー:Test.V(5):( VLOG-2155)Global DeclarationsはVerilog 2001の構文で違法です。
私が間違っていることは何ですか? ModelSim XE III/Starter 6.4B -Custom Xilinxバージョンを使用しています!
解決
あなたの parameter
ステートメントはモジュール内でなければなりません。
module a_module ();
parameter a_parameter = 4;
endmodule
実際、Verilogのほとんどのものはモジュールブロック内でなければなりません。
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