Можно ли написать процедуры проверки по моделированию в моделях?

Question

Я использую modelsim для проектирования и моделирования архитектур CPU.Для таких, как я знает об этом, вы также, вероятно, знаете, что действительно трудно проверить данные моделирования при попытке обрабатывать все эти сигналы перед вами.

Есть ли способ автоматически запускать симуляцию и выполнять некоторую процедуру проверки, чтобы увидеть, если я получаю правильные данные?

Например, у меня есть определенный компонент, который при стимулировании сигнала в следующих часах вернет отрицательный сигнал.Я хочу проверить это.Как?(Конечно, без вручную проверки сигналов на экране).

спасибо

Answer 1

Да, это известно как самокозначные тестовые скамейки .Идея состоит в том, чтобы написать новый файл VHDL, в котором вы создаете элементы компонента, который вы хотите проверить, применить стимулы к компоненту и проверять вывод, используя утверждения .Основной способ сделать это с помощью оператора Assert , как это:

assert my_signal = x"3456" report "my_signal has the wrong value!" severity ERROR;

.

Также попробуйте просматривать PSL, который является другим языком для проверки поведения кода VHDL.ISTOMIM имеет поддержку обоих утверждений VHDL, так и для PSL.