Frage

Ich habe erst kürzlich auf ModelsIm 10 aktualisiert und als ich meinen gesamten Code neu kompilierte, nur 30 von 37 kompiliert. Diejenigen, die nicht zusammenstellen würden, hatten einen gemeinsamen Fehler

No feasible entries for infix operator "&"

Ich habe einfach die Pakete für STD_logic aufgenommen, Bits in std_logics wechseln und das Problem bei der ersten Neukompilierung auf magische Weise behebt (ein seltener Anblick für mich). Meine Frage ist, warum der neue Compiler (falls überhaupt neu ist) Bit & Unsigned (n nach 0) nicht akzeptiert. Ist es eine Art neuer Standard, HDL -Codierer dazu zu zwingen, mehr Abstraktion zu verwenden? Ich habe eine ähnliche Frage gesehen, die mein Problem gelöst hat, aber ich möchte wissen, warum die Zusammenstellung plötzlich anders ist.

War es hilfreich?

Lösung

Könnte es sein, dass Ihr neues ModelsIm unterschiedlich verwendet wird Standardeinstellungen (z.B -2008 Anstatt von -87)?

Andere Tipps

Für die festgelegte alte Version von VHDL sollten Sie sie in Datei modelsmodin.ini ändern (es hat verschiedene Parameter):

[vcom]
; VHDL93 variable selects language version as the default. 
; Default is VHDL-2002.
; Value of 0 or 1987 for VHDL-1987.
; Value of 1 or 1993 for VHDL-1993.
; Default or value of 2 or 2002 for VHDL-2002.
; Value of 3 or 2008 for VHDL-2008
VHDL93 = ????
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