Verilog a GDSII compilatore (open-source)

Question

Può essere questa domanda un po 'non per StackOverflow, ma entrambi i compilatori e Verilog (che possono essere considerati come linguaggio di programmazione) sono relative a questo progetto.

Dove posso trovare un open-source (o scaricabili e free-to-Non commerciale-uso) compilatore dal linguaggio Verilog al formato GDSII o per Netlist? Ci sono un sacco di Verilog simulatori (che compila in codice macchina nativo o al C), un sacco di compilatori Verilog-to-FPGA, ma voglio compilatore, in grado di generare strutture geometriche di transisors da Verilog.

http://en.wikipedia.org/wiki/Netlist - interconnessione di elementi IC, come transistor, resistenza o addirittura cellule (?). Si può essere convertito in GDSII, ma se funziona su compilatore "Verilog-> Netlist", ho bisogno anche di un convertitore gratuito "Netlist-> GDS2".

http://en.wikipedia.org/wiki/GDSII - è un formato VLSI circuiti (IC) integrato, che è accettabile per founrdies IC fabbricazione. E 'quasi impossibile per un singolo essere umano per ottenere il suo GDSII fabbricata nella Silicon, ma penso, può essere abita nell'albergo per cercare di compilare piccoli esempi.

Questo compilatore può utilizzare "full-custom" (che attirerà tutti i transistor stesso), o "a base di cellule", una creazione (Verilog viene compilato in una serie geometrica di alcune cellule biblioteca).

Naturalmente, il compilatore richiesta può essere un progetto universitario, che non può compilare un grande Verilog progetto.

Grazie.

Answer 1

Usually the steps are:

Verilog -> [Compiler] -> Gate-level netlist -> [Place & Route tool] -> GDSII

You'd need an open-source cell library too. Do a quick interweb search for that, and a place & route tool may show up.

Answer 2

This may be the last open source computing stack to be conquer, We already have GNU/Linux, GCC, and perhaps some open source CPU's. But not a complete chip design flow. What you refer is what is known as Place and Route (P&R) in the Electronic Design Industry (EDA) jargon. As far as I know there is not a competitive VLSI flow in the open source community, the investment needed for the development of a complete place and route solution is very big in order of millions of dollars, example of this commercial tools are: Design Compiler, Encounter from Cadence, IC compiler from Synopsis among others. Some of the algorithms for P&R have origin in academia, you may find some code here and there, but not a complete solution.

You can find SPICE, a circuit simulator that foundries and CAD companies use to generate their cell libraries http://en.wikipedia.org/wiki/SPICE

These are some links to academic and open source standard cell libraries, http://www.vlsitechnology.org/ http://www.vtvt.ece.vt.edu/vlsidesign/cell.php But I'm not sure if they can be used for real production. But certainly is on of the first ingredients in the EDA tool flow.

Prof. Andrew Kahng from UCSD, is a researcher in VLSI at UCSD, he keeps a list of useful list of software for VLSI, here: http://vlsicad.ucsd.edu/Resources/SoftwareLinks/index.html but some of the EDA links are broken. This list from Berkeley may be helpful also: http://embedded.eecs.berkeley.edu/pubs/downloads/

If you or someone may find some P&R open source let me know. Hope this helps.

Answer 3

Check out Fedora's FEL project: http://spins.fedoraproject.org/fel/#portfolio

Actual tools for cell design compilig are http://www-asim.lip6.fr/recherche/alliance/doc/design-flow/tools.html#boog (for VHDL only)