verilogからgdsiiコンパイラ（オープンソース）
https://stackoverflow.com/questions/4180596
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10-10-2019 - |
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この質問はStackoverflowではないかもしれませんが、コンパイラとVerilog（プログラミング言語と見なすことができます）の両方がこのプロジェクトに関連しています。
Verilog LanguageからGDSII形式またはNetListに、オープンソース（またはダウンロード可能で無料の非詐欺）コンパイラはどこにありますか？ Verilogシミュレーター（ネイティブマシンコードまたはCにコンパイル）、Verilog-to-FPGAコンパイラがたくさんありますが、Verilogからトランザイザーの幾何学的構造を生成できるコンパイラが必要です。
ネットリストはです http://en.wikipedia.org/wiki/netlist - トランジスタ、抵抗器、さらにはセルなどのIC要素の相互接続（？）。 GDSIIに変換できますが、コンパイラが「verilog-> netList」で動作する場合、無料のコンバータ「NetList-> GDS2」も必要です。
gdsii http://en.wikipedia.org/wiki/gdsii -VLSI統合回路（IC）の形式であり、IC製造のためにFounrdiesが許容できます。シリコンでGDSIIを製造することは、単一の人間にとってはほぼ不可能ですが、小さな例を編集することを試みることに興味があると思います。
このコンパイラは、「フルカスタム」（すべてのトランジスタ自体を描画する）または「セルベースの」デザイン（Verilogはいくつかのライブラリセルの幾何学的なセットにコンパイルされます）を使用できます。
もちろん、必要なコンパイラは、Verilogプロジェクトをコンパイルすることができない大学プロジェクトにすることができます。
ありがとう。
解決
通常、手順は次のとおりです。
verilog-> [コンパイラ] - >ゲートレベルのネットリスト - > [場所とルートツール] - > gdsii
オープンソースセルライブラリも必要です。そのために簡単にインターウェブ検索を行うと、場所とルートツールが表示される場合があります。
他のヒント
これは、征服する最後のオープンソースコンピューティングスタックかもしれません。すでにGNU/Linux、GCC、そしておそらくいくつかのオープンソースCPUがあります。ただし、完全なチップ設計フローではありません。あなたが言及するのは、電子設計業界（EDA）の専門用語で場所とルート（P＆R）として知られているものです。私が知っている限り、オープンソースコミュニティに競争力のあるVLSIフローがない限り、完全な場所とルートソリューションの開発に必要な投資は数百万ドルの順に非常に大きくなります。この商用ツールの例は次のとおりです。 、Cadenceからの出会い、とりわけ概要からのICコンパイラ。 P＆Rのアルゴリズムの一部は、アカデミアに起源があります。あちこちにコードを見つけることができますが、完全な解決策はありません。
FoundriesとCAD企業がセルライブラリを生成するために使用する回路シミュレーターであるSpiceを見つけることができます http://en.wikipedia.org/wiki/spice
これらは、アカデミックおよびオープンソースの標準セルライブラリへのリンクです。http://www.vlsitechnology.org/ http://www.vtvt.ece.vt.edu/vlsideign/cell.phpしかし、それらが実際の生産に使用できるかどうかはわかりません。しかし、確かにEDAツールの流れの最初の成分についてです。
UCSDのAndrew Kahng教授は、UCSDのVLSIの研究者であり、VLSIのソフトウェアの有用なリストのリストを保持しています。 http://vlsicad.ucsd.edu/resources/softwarelinks/index.html しかし、EDAリンクの一部は壊れています。バークレーからのこのリストも役立つかもしれません： http://embedded.eecs.berkeley.edu/pubs/downloads/
あなたまたは誰かがP＆Rのオープンソースを見つけるかもしれない場合、私に知らせてください。お役に立てれば。
Fedora's Fel Projectをご覧ください： http://spins.fedoraproject.org/fel/#portfolio
Cell Design Compiligの実際のツールはそうです http://www-asim.lip6.fr/recherche/alliance/doc/design-flow/tools.html#boog （VHDLのみ）
