如何在xilinx中定义时钟输入

Question

嘿，我几乎没有Xilinx的经验。我有一个小组项目的数字逻辑课程，该项目即将到来，我的伴侣应该照顾Xilinx模拟决定保释我。因此，在这里，我试图在最后一分钟弄清楚。

我已经使用一些JK拖鞋设计了一个同步计数器，我需要定义FJKC的CLK输入。

我已经绘制了正确的原理图，但是我不知道如何定义时钟输入。

任何帮助都赞赏，是的，这是作业。我只是在网上找不到任何基本的Xilinx文档/教程，老实说，我没有时间学习整个IDE。

我正在使用VHDL

Answer 1

查看此示例。

library IEEE;
use IEEE.std_logic_1164.all;
use IEEE.numeric_std.all;    -- for the unsigned type

entity counter_example is
generic ( WIDTH : integer := 32);
port (
  CLK, RESET, LOAD : in std_logic;
  DATA : in  unsigned(WIDTH-1 downto 0);  
  Q    : out unsigned(WIDTH-1 downto 0));
end entity counter_example;

architecture counter_example_a of counter_example is
signal cnt : unsigned(WIDTH-1 downto 0);
begin
  process(RESET, CLK) is
  begin
    if RESET = '1' then
      cnt <= (others => '0');
    elsif rising_edge(CLK) then
      if LOAD = '1' then
        cnt <= DATA;
      else
        cnt <= cnt + 1;
      end if;
    end if;
  end process;

  Q <= cnt;

end architecture counter_example_a;

来源

Answer 2

想象一下您的示例设备如下：

ENTITY SampleDevice IS 
    PORT 
    ( 
        CLK : IN std_logic
    );
END SampleDevice;

为了将CLK信号连接到FPGA中的真实时钟输入，应将其设置为 顶部模块 并创建一个带有条目的UCF文件：

NET "CLK"  LOC = "P38";

这 p38 是Xilinx Spartan 3 XC3S200中的时钟输入。