Wie man Takteingang in Xilinx definieren

Question

Hey, habe ich fast keine Erfahrung mit Xilinx. Ich habe ein Gruppenprojekt für einen Kurs Digital Logic, die bald fällig ist, wo mein Partner, der angeblich die Xilinx-Simulationen entschieden kümmern auf mich zu retten. Also hier versuche ich es aus Last-Minute-Figur.

Ich habe einen Synchronzähler entworfen einige JK Flip-Flops mit und ich brauche den CLK-Eingang für die FJKCs zu definieren.

Ich habe das richtige Schema erstellt, aber ich kann nicht herausfinden, wie ein Takteingang zu definieren.

Jede Hilfe dankbar, und ja, das ist Hausaufgaben. Ich kann einfach keinen grundlegenden Xilinx Dokumentation / Tutorials online finden, und ich habe ehrlich gesagt nicht Zeit, um die ganzen IDE zu lernen.

Ich bin mit VHDL

Answer 1

Überprüfen Sie dieses Beispiel aus.

library IEEE;
use IEEE.std_logic_1164.all;
use IEEE.numeric_std.all;    -- for the unsigned type

entity counter_example is
generic ( WIDTH : integer := 32);
port (
  CLK, RESET, LOAD : in std_logic;
  DATA : in  unsigned(WIDTH-1 downto 0);  
  Q    : out unsigned(WIDTH-1 downto 0));
end entity counter_example;

architecture counter_example_a of counter_example is
signal cnt : unsigned(WIDTH-1 downto 0);
begin
  process(RESET, CLK) is
  begin
    if RESET = '1' then
      cnt <= (others => '0');
    elsif rising_edge(CLK) then
      if LOAD = '1' then
        cnt <= DATA;
      else
        cnt <= cnt + 1;
      end if;
    end if;
  end process;

  Q <= cnt;

end architecture counter_example_a;

Quelle

Answer 2

Stellen Sie sich vor, dass Sie eine Probe-Gerät haben, wie folgt:

ENTITY SampleDevice IS 
    PORT 
    ( 
        CLK : IN std_logic
    );
END SampleDevice;

Um CLK-Signal zu einem echten Takteingang in Ihrem FPGA zu befestigen Sie, wie es festgelegt sollten Top Modul und erstellen Sie eine UCF-Datei mit einem Eintrag:

NET "CLK"  LOC = "P38";

Die P38 ist der Takteingang in Xilinx Spartan 3 XC3S200.