¿Cómo definir entrada de reloj en Xilinx

Question

Hola, tengo casi ninguna experiencia con Xilinx. Tengo un proyecto de grupo para un curso de lógica digital que pronto se debe, en mi pareja, que se suponía que se encargue del Xilinx simulaciones decidido rescatar en mí. Así que aquí estoy tratando de averiguarlo último minuto.

he diseñado un contador síncrono utilizando unos pocos tirón JK flops y I necesidad de definir la entrada CLK para los FJKCs.

Me han elaborado el esquema correcto, pero no puedo encontrar la manera de definir una entrada de reloj.

Cualquier ayuda apreciada, y sí, se trata de la tarea. No puedo encontrar ninguna documentación Xilinx / tutoriales básicos en línea y, sinceramente, no tienen tiempo para aprender todo el IDE.

Estoy usando VHDL

Answer 1

Salida este ejemplo.

library IEEE;
use IEEE.std_logic_1164.all;
use IEEE.numeric_std.all;    -- for the unsigned type

entity counter_example is
generic ( WIDTH : integer := 32);
port (
  CLK, RESET, LOAD : in std_logic;
  DATA : in  unsigned(WIDTH-1 downto 0);  
  Q    : out unsigned(WIDTH-1 downto 0));
end entity counter_example;

architecture counter_example_a of counter_example is
signal cnt : unsigned(WIDTH-1 downto 0);
begin
  process(RESET, CLK) is
  begin
    if RESET = '1' then
      cnt <= (others => '0');
    elsif rising_edge(CLK) then
      if LOAD = '1' then
        cnt <= DATA;
      else
        cnt <= cnt + 1;
      end if;
    end if;
  end process;

  Q <= cnt;

end architecture counter_example_a;

Fuente

Answer 2

Imagine que tiene un dispositivo de muestra de la siguiente manera:

ENTITY SampleDevice IS 
    PORT 
    ( 
        CLK : IN std_logic
    );
END SampleDevice;

Con el fin de conectar la señal CLK a una entrada de reloj real en su FPGA se debe configurar como Top Módulo y crear un archivo UCF con una entrada:

NET "CLK"  LOC = "P38";

La P38 es la entrada de reloj en Xilinx Spartan 3 XC3S200.