Comment définir l'entrée d'horloge dans Xilinx

Question

Hé, j'ai presque pas d'expérience avec Xilinx. J'ai un projet de groupe pour un cours logique numérique qui est dû bientôt, où mon partenaire, qui était censé prendre soin de Xilinx simulations a décidé de liberté sous caution sur moi. Donc ici, je suis en train de le comprendre de dernière minute.

J'ai conçu un compteur synchrone en utilisant quelques tongs JK et je dois définir l'entrée CLK pour les FJKCs.

J'ai établi le schéma correct, mais je ne peux pas comprendre comment définir une entrée d'horloge.

Toute aide appréciée, et oui, cela est devoirs. Je ne peux pas trouver toute la documentation de base Xilinx / tutoriels en ligne et Honnêtement, je n'ai pas le temps d'apprendre l'ensemble IDE.

Je VHDL

Answer 1

Consultez cet exemple.

library IEEE;
use IEEE.std_logic_1164.all;
use IEEE.numeric_std.all;    -- for the unsigned type

entity counter_example is
generic ( WIDTH : integer := 32);
port (
  CLK, RESET, LOAD : in std_logic;
  DATA : in  unsigned(WIDTH-1 downto 0);  
  Q    : out unsigned(WIDTH-1 downto 0));
end entity counter_example;

architecture counter_example_a of counter_example is
signal cnt : unsigned(WIDTH-1 downto 0);
begin
  process(RESET, CLK) is
  begin
    if RESET = '1' then
      cnt <= (others => '0');
    elsif rising_edge(CLK) then
      if LOAD = '1' then
        cnt <= DATA;
      else
        cnt <= cnt + 1;
      end if;
    end if;
  end process;

  Q <= cnt;

end architecture counter_example_a;

Source

Answer 2

Imaginez que vous avez un appareil échantillon comme suit:

ENTITY SampleDevice IS 
    PORT 
    ( 
        CLK : IN std_logic
    );
END SampleDevice;

Pour fixer le signal CLK à une véritable entrée d'horloge dans votre FPGA vous devez définir comme Top module et créer un fichier UCF avec une entrée:

NET "CLK"  LOC = "P38";

P38 est l'entrée d'horloge dans Xilinx Spartan 3 XC3S200.